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參數資料
| 型號： | ADSP-2164BS-40 |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 數字信號處理 |
| 英文描述： | SWITCH SLIDE DP3T RT ANG L=6MM |
| 中文描述： | 24-BIT, 10.24 MHz, OTHER DSP, PQFP80 |
| 封裝： | METRIC, PLASTIC, QFP-80 |
| 文件頁數： | 22/39頁 |
| 文件大小： | 243K |
| 代理商： | ADSP-2164BS-40 |
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REV. 0
ADSP-216x
–22–
TIMING PARAMETERS (ADSP-2161/ADSP-2163/ADSP-2165)
CLOCK SIGNALS AND RESET
16.67 MHz
Min
20 MHz
Min
25 MHz
Min
Frequency Dependency
Min
Parameter
Max
Max
Max
Max
Unit
Timing Requirements:
t
CK
CLKIN Period
t
CKL
CLKIN Width Low
t
CKH
CLKIN Width High
t
RSP
RESET
Width Low
Switching Characteristics:
t
CPL
CLKOUT Width Low
t
CPH
CLKOUT Width High
t
CKOH
CLKIN High to CLKOUT High
60
20
20
300
150
50
20
20
250
150
40
15
15
200
150
t
CK
20
20
5t
CK1
150
ns
ns
ns
ns
20
20
0
15
15
0
10
10
0
0.5t
CK
– 10
0.5t
CK
– 10
0
ns
ns
ns
20
20
15
2
20
2
NOTES
1
Applies after power-up sequence is complete. Internal phase lock loop requires no more than 2000 CLKIN cycles, assuming stable CLKIN (not including crystal
oscillator startup time).
2
For 25 MHz only, the maximum frequency dependency for t
CKOH
= 15 ns.
CLKOUT
CLKIN
t
CPL
t
CHOK
t
CPH
t
CKL
t
CKH
t
CK
Figure 21. Clock Signals
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