欧美成人免费电影,国产欧美一区二区三区精品酒店,精品国产a毛片,色网在线免费观看

參數(shù)資料
型號： ADSP-BF533SBBC500
廠商： ANALOG DEVICES INC
元件分類： 數(shù)字信號處理
英文描述： Metal Connector Backshell
中文描述： 16-BIT, 40 MHz, OTHER DSP, PBGA160
封裝： MO-205AE, CSBGA-160
文件頁數(shù)： 21/56頁
文件大小： 671K
代理商： ADSP-BF533SBBC500
ADSP-BF531/ADSP-BF532/ADSP-BF533
Rev. 0
|
Page 21 of 56
|
March 2004
TIMING SPECIFICATIONS
Table 10
through
Table 14
describe the timing requirements for
the ADSP-BF531/2/3 processor clocks. Take care in selecting
MSEL, SSEL, and CSEL ratios so as not to exceed the maximum
core clock and system clock as described in
Absolute Maximum
Ratings on Page 20
, and the Voltage Controlled Oscillator
(VCO) operating frequencies described in
Table 13
.
Table 13
describes Phase-Locked Loop operating conditions.
Table 10. Core and System Clock Requirements—ADSP-BF533SKBC600
Parameter
t
CCLK
t
CCLK
t
CCLK
t
CCLK
t
CCLK
t
SCLK
Min
1.67
2.10
2.35
2.66
4.00
Maximum of 7.5 or t
CCLK
Max
Unit
ns
ns
ns
ns
ns
ns
Core Cycle Period (V
DDINT
=1.2 V–5%)
Core Cycle Period (V
DDINT
=1.1 V–5%)
Core Cycle Period (V
DDINT
=1.0 V–5%)
Core Cycle Period (V
DDINT
=0.9 V–5%)
Core Cycle Period (V
DDINT
=0.8 V)
System Clock Period
Table 11. Core and System Clock Requirements—ADSP-BF533SBBC500 and ADSP-BF533SBBZ500
Parameter
t
CCLK
t
CCLK
t
CCLK
t
CCLK
t
CCLK
t
SCLK
Min
2.0
2.25
2.50
3.00
4.00
Maximum of 7.5 or t
CCLK
Max
Unit
ns
ns
ns
ns
ns
ns
Core Cycle Period (V
DDINT
=1.2 V–5%)
Core Cycle Period (V
DDINT
=1.1 V–5%)
Core Cycle Period (V
DDINT
=1.0 V–5%)
Core Cycle Period (V
DDINT
=0.9 V–5%)
Core Cycle Period (V
DDINT
=0.8 V)
System Clock Period
Table 12. Core and System Clock Requirements—ADSP-BF532/531 All Package Types
Parameter
t
CCLK
t
CCLK
t
CCLK
t
CCLK
t
CCLK
t
SCLK
Min
2.5
2.75
3.00
3.25
4.0
Maximum of 7.5 or t
CCLK
Max
Unit
ns
ns
ns
ns
ns
ns
Core Cycle Period (V
DDINT
=1.2 V–5%)
Core Cycle Period (V
DDINT
=1.1 V–5%)
Core Cycle Period (V
DDINT
=1.0 V–5%)
Core Cycle Period (V
DDINT
=0.9 V–5%)
Core Cycle Period (V
DDINT
=0.8 V)
System Clock Period
Table 13. Phase-Locked Loop Operating Conditions
Parameter
f
VCO
Min
50
Max
Max CCLK
Unit
MHz
Voltage Controlled Oscillator (VCO) Frequency
Table 14. Maximum SCLK Conditions
Parameter
Condition
V
DDEXT
= 3.3 V
V
DDEXT
= 2.5 V
Unit
MBGA
f
SCLK
f
SCLK
LQFP
f
SCLK
f
SCLK
1
Set bit 7 (output delay) of PLL_CTL register.
V
DDINT
>=
1.14 V
V
DDINT
<
1.14 V
133
100
133
100
MHz
MHz
V
DDINT
>=
1.14 V
V
DDINT
<
1.14 V
133
83
133
1
83
1
MHz
MHz
相關(guān)PDF資料
PDF描述
ADSP-BF533SBBZ500 Blackfin Embedded Processor
ADSP-BF533SKBC600 Blackfin Embedded Processor
ADSP-BF561SKBCZ600 Blackfin Embedded Symmetric Multi-Processor
ADSP-BF561SKBCZ500 Blackfin Embedded Symmetric Multi-Processor
ADSP-BF561 Synchronous 4-Bit Up/Down Binary Counters With Dual Clock and Clear 16-PDIP 0 to 70
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
ADSPBF533SBBC-500 制造商:Analog Devices 功能描述:Dual MAC16-bit500MHz 148KB SRAM
ADSPBF533SBBC500X 制造商:Analog Devices 功能描述:
ADSP-BF533SBBC-500X 制造商:Analog Devices 功能描述:
ADSP-BF533SBBC-5V 功能描述:IC DSP CTLR DUAL 160CSPBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - DSP（數(shù)字式信號處理器） 系列:Blackfin® 標(biāo)準(zhǔn)包裝:2 系列:StarCore 類型:SC140 內(nèi)核 接口:DSI，以太網(wǎng)，RS-232 時鐘速率:400MHz 非易失內(nèi)存:外部 芯片上RAM:1.436MB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:-40°C ~ 105°C 安裝類型:表面貼裝 封裝/外殼:431-BFBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:431-FCPBGA（20x20） 包裝:托盤
ADSP-BF533SBBC-C10 制造商:Analog Devices 功能描述:
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。

采購需求

(若只采購一條型號，填寫一行即可)

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進(jìn)入我的后臺，查看報價

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進(jìn)入我的后臺，查看報價

*型號 *數(shù)量 廠商 批號 封裝
添加更多采購

我的聯(lián)系方式

*
*
*
主站蜘蛛池模板： 定西市| 盘锦市| 霍山县| 霸州市| 共和县| 阿合奇县| 治县。| 高陵县| 桃江县| 济宁市| 乐亭县| 博乐市| 确山县| 扎鲁特旗| 岢岚县| 若尔盖县| 阜南县| 罗江县| 榕江县| 连云港市| 台北县| 台南县| 万州区| 武平县| 巴塘县| 泰来县| 红河县| 临江市| 盐池县| 马尔康县| 灵璧县| 拉孜县| 陈巴尔虎旗| 乐亭县| 旌德县| 大安市| 台南市| 鄱阳县| 和顺县| 东阳市| 山东|