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參數資料
| 型號： | ADSP2181 |
| 廠商： | Analog Devices, Inc. |
| 元件分類： | 數字信號處理 |
| 英文描述： | DSP Microcomputer |
| 中文描述： | DSP微機 |
| 文件頁數： | 16/32頁 |
| 文件大小： | 290K |
| 代理商： | ADSP2181 |
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REV. D
ADSP-2181
–16–
Parameter
Min
Max
Unit
Bus Request/Grant
Timing Requirements
:
t
BH
t
BS
BR
Hold after CLK OUT High
1
BR
Setup before CLK OUT Low
1
0.25t
CK
+ 2
0.25t
CK
+ 17
ns
ns
Switching Characteristics
:
t
SD
CLK OUT High to
xMS
,
RD
,
WR
Disable
xMS
,
RD
,
WR
Disable to
BG
Low
BG
High to
xMS
,
RD
,
WR
Enable
xMS
,
RD
,
WR
Enable to CLK OUT High
xMS
,
RD
,
WR
Disable to
BGH
Low
2
BGH
High to
xMS
,
RD
,
WR
Enable
2
0.25t
CK
+ 10
ns
t
SDB
0
ns
t
SE
0
ns
t
SEC
0.25t
CK
– 4
ns
t
SDBH
0
ns
t
SEH
0
ns
NOT ES
xMS
=
PMS
,
DMS
,
CMS
,
IOMS
,
BMS
.
1
BR
is an asynchronous signal. If
BR
meets the setup/hold requirements, it will be recognized during the current clock cycle; otherwise the signal will be recognized on
the following cycle. Refer to the
ADSP-2100 Family User’s Manual, Third Edition
for
BR
/
BG
cycle relationships.
2
BGH
is asserted when the bus is granted and the processor requires control of the bus to continue.
CLKOUT
t
SD
t
SDB
t
SE
t
SEC
t
SDBH
t
SEH
t
BS
BR
t
BH
CLKOUT
PMS
,
DMS
BMS
,
RD
WR
BG
BGH
Figure 10. Bus Request–Bus Grant
相關PDF資料 |
PDF描述 |
|---|---|
| ADSP-2183KST-115 | DSP Microcomputer |
| ADSP-2183KST-133 | DSP Microcomputer |
| ADSP-2183KST-160 | DSP Microcomputer |
| ADSP-2183KCA-210 | DSP Microcomputer |
| ADSP-2183KST-210 | DSP Microcomputer |
相關代理商/技術參數 |
參數描述 |
|---|---|
| ADSP-2181 | 制造商:AD 制造商全稱:Analog Devices 功能描述:ADSP-2100 Family DSP Microcomputers |
| ADSP-2181BS-115 | 制造商:Analog Devices 功能描述:DSP Fixed-Point 16-Bit 28.8MHz 28.8MIPS 128-Pin MQFP 制造商:Rochester Electronics LLC 功能描述:DSP W/LARGE RAM, 28.8MIPS I GRDE, PQFP - Bulk |
| ADSP-2181BS-133 | 制造商:Analog Devices 功能描述:DSP Fixed-Point 16-Bit 33.3MHz 33.3MIPS 128-Pin MQFP 制造商:Analog Devices 功能描述:IC MICROCOMPUTER DSP |
| ADSP-2181BS-160 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:16-Bit Digital Signal Processor |
| ADSP2181BST115 | 制造商:AD 功能描述:2181 ANALOG |
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