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參數資料
| 型號： | ADUC7024BST62 |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | Precision Analog Microcontroller 12-bit Analog I/O, ARM7TDMI MCU |
| 中文描述： | 32-BIT, FLASH, 45.5 MHz, MICROCONTROLLER, PQFP64 |
| 封裝： | PLASTIC, LQFP-64 |
| 文件頁數： | 60/80頁 |
| 文件大小： | 840K |
| 代理商： | ADUC7024BST62 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁當前第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁
ADuC702x Series
Preliminary Technical Data
3
Rev. PrB | Page 60 of 80
General call enable bit
Set
by user to address every device on the I
2
C bus
Cleared
by user to operate in normal mode
Reserved
Master enable bit
Set
by user to enable the master I
2
C channel
Cleared
by user to disable the master I
2
C channel
Slave enable bit
Set
by user to enable the slave I
2
C channel. A slave transfer sequence will be monitored for the device address in I2C0ID0,
I2C0ID1, I2C0ID2 and I2C0ID3. if the device address is recognised the part will participate in the slave transfer sequence
Cleared
by user to disable the slave I
2
C channel
2
1
0
Table 49: I2C0SSTA MMR Bit Descriptions
Bit
7
Description
Transmit FIFO flush
Set
by user to flush the transmit FIFO
Cleared
by user to operate in normal mode
Slave busy
Set
automatically if the slave is busy
Cleared
automatically
No ACK
Set
if master asking for data and no data is available
Cleared
automatically
Slave receive FIFO overflow
Set
automatically if the slave receive FIFO is overflowing
Cleared
automatically by reading I2C0SRX
Slave receive IRQ
Set
after receiving data
Cleared
automatically by reading the I2C0SRX register
Slave transmit IRQ
Set
at the end of a transmission
Cleared
automatically by writing to the I2C0STX register
Slave transmit FIFO underflow
Set
automatically if the slave transmit FIFO is underflowing
Cleared
automatically by writing to the I2C0STX register
Slave transmit FIFO empty
Set
automatically if the slave transmit FIFO is empty
Cleared
automatically by writing to the I2C0STX register
6
5
4
3
2
1
0
Table 50: I2C0MSTA MMR Bit Descriptions
Bit
7
Description
Transmit FIFO flush
Set
by user to flush the transmit FIFO
Cleared
by user to operate in normal mode
Master busy
Set
automatically if the master is busy
Cleared
automatically
Arbitration loss
Set
in multi-master mode if another master has the bus
Cleared
when the bus becomes available
6
5
相關PDF資料 |
PDF描述 |
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相關代理商/技術參數 |
參數描述 |
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