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參數資料
| 型號： | ADV202BBC-115 |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 消費家電 |
| 英文描述： | Circular Connector; No. of Contacts:22; Series:LJTP02R; Body Material:Aluminum; Connecting Termination:Crimp; Connector Shell Size:13; Circular Contact Gender:Pin; Circular Shell Style:Box Mount Receptacle; Insert Arrangement:13-35 |
| 中文描述： | SPECIALTY CONSUMER CIRCUIT, PBGA121 |
| 封裝： | 12 X 12 MM, MO-192-ABD-1, CSPBGA-121 |
| 文件頁數： | 35/40頁 |
| 文件大小： | 841K |
| 代理商： | ADV202BBC-115 |
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ADV202
DECODE—MULTICHIP MASTER/SLAVE
In a master/slave configuration, it is expected that the master
HVF outputs are connected to the slave HVF inputs and that
each SCOMM[5] pin is connected to the same GPIO on the
host.
Rev. 0 | Page 35 of 40
In a slave/slave configuration, the common HVF for both
ADV202s is generated by an external house sync and each
SCOMM[5] is connected to the same GPIO output on the host.
SWIRQ1, Software Interrupt 1 in the EIRQIE register, must be
unmasked on both devices to enable multichip mode.
0
DATA[31:0]
ADDR[3:0]
HDATA[31:0]
ADDR[3:0]
CS
RD
WE
ACK
IRQ
CS
RD
WR
ACK
IRQ
CS
RD
WR
ACK
IRQ
DREQ
DACK
DREQ
DACK
DREQ
DACK
FIELD
VSYNC
HSYNC
G I/O
SCOMM[5]
VCLK
1080i
VIDEO OUT
MCLK
VDATA[11:2]
32-BIT HOST CPU
ADV730xA
10-BIT SD/HD
VIDEO
DECODER
ADV202
_1_MASTER
SCOMM[5]
HDATA[31:0]
ADDR[3:0]
CS
RD
WE
ACK
IRQ
FIELD
VSYNC
HSYNC
DREQ
DACK
VCLK
MCLK
VDATA[11:2]
ADV202
_2_SLAVE
CLKIN
Y[9:0]
C[9:0]
CbCr
CbCr
Y
Y
74.25MHz
OSC
Figure 26. Decode —Multichip Master/Slave Application
DIGITAL STILL CAMERA/CAMCORDER
Figure 27 is a typical configuration for a digital camera or camcorder.
0
D[9:0]
10
DATA INPUTS[9:0]
MCLK
VCLK
VFRM
VRDY
VSTRB
VDATA[11:2]
SDATA
SERIAL DATA
SCK
SERIAL CLK
SL
SERIAL EN
AD9843A
FPGA
16-BIT
HOST CPU
ADV202
DATA[15:0]
ADDR[3:0]
CS
RD
WE
ACK
IRQ
HDATA[15:0]
ADDR[3:0]
CS
RD
WE
ACK
IRQ
Figure 27. Digital Still Camera/Camcorder Application
相關PDF資料 |
PDF描述 |
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相關代理商/技術參數 |
參數描述 |
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