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參數資料
| 型號： | ADV7342 |
| 廠商： | Analog Devices, Inc. |
| 英文描述： | Multiformat Video Encoder Six, 11-Bit, 297 MHz DACs |
| 中文描述： | 六多格式視頻編碼器，11位，297兆赫數模轉換器 |
| 文件頁數： | 15/88頁 |
| 文件大小： | 1053K |
| 代理商： | ADV7342 |
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ADV7342/ADV7343
Rev. 0 | Page 15 of 88
Y0
Y1
Y2
Y3
b
a
Cr2
Cb2
Cr0
Cb0
c
Y OUTPUT
P_HSYNC
P_VSYNC
P_BLANK
Y7 TO Y0
C7 TO C0
a AND b AS PER RELEVANT STANDARD.
c = PIPELINE DELAY. PLEASE REFER TO RELEVANT PIPELINE DELAY. THIS CAN BE FOUND IN THE DIGITAL TIMING
SPECIFICATION SECTION OF THE DATA SHEET.
A FALLING EDGE OF HSYNC INTO THE ENCODER GENERATES A FALLING EDGE OF TRI-LEVEL SYNC ON THE OUTPUT
AFTER A TIME EQUAL TO THE PIPELINE DELAY.
Figure 16. HD-SDR, 16-Bit, 4:2:2 YCrCb (HSYNC/VSYNC) Input Timing Diagram
0
Y7 TO Y0
Cb0
Y0
Cr0
Y1
b
a
P_HSYNC
P_VSYNC
P_BLANK
c
Y OUTPUT
a AND b AS PER RELEVANT STANDARD.
c = PIPELINE DELAY. PLEASE REFER TO RELEVANT PIPELINE DELAY. THIS CAN BE FOUND IN THE DIGITAL TIMING
SPECIFICATION SECTION OF THE DATA SHEET.
A FALLING EDGE OF HSYNC INTO THE ENCODER GENERATES A FALLING EDGE OF TRI-LEVEL SYNC ON THE OUTPUT
AFTER A TIME EQUAL TO THE PIPELINE DELAY.
0
Figure 17. HD-DDR, 8-Bit, 4:2:2 YCrCb (HSYNC/VSYNC) Input Timing Diagram
相關PDF資料 |
PDF描述 |
|---|---|
| ADV7342BSTZ | Multiformat Video Encoder Six, 11-Bit, 297 MHz DACs |
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相關代理商/技術參數 |
參數描述 |
|---|---|
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