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參數(shù)資料
| 型號(hào)： | ADV7342 |
| 廠商： | Analog Devices, Inc. |
| 英文描述： | Multiformat Video Encoder Six, 11-Bit, 297 MHz DACs |
| 中文描述： | 六多格式視頻編碼器，11位，297兆赫數(shù)模轉(zhuǎn)換器 |
| 文件頁(yè)數(shù)： | 32/88頁(yè) |
| 文件大小： | 1053K |
| 代理商： | ADV7342 |
第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)第16頁(yè)第17頁(yè)第18頁(yè)第19頁(yè)第20頁(yè)第21頁(yè)第22頁(yè)第23頁(yè)第24頁(yè)第25頁(yè)第26頁(yè)第27頁(yè)第28頁(yè)第29頁(yè)第30頁(yè)第31頁(yè)當(dāng)前第32頁(yè)第33頁(yè)第34頁(yè)第35頁(yè)第36頁(yè)第37頁(yè)第38頁(yè)第39頁(yè)第40頁(yè)第41頁(yè)第42頁(yè)第43頁(yè)第44頁(yè)第45頁(yè)第46頁(yè)第47頁(yè)第48頁(yè)第49頁(yè)第50頁(yè)第51頁(yè)第52頁(yè)第53頁(yè)第54頁(yè)第55頁(yè)第56頁(yè)第57頁(yè)第58頁(yè)第59頁(yè)第60頁(yè)第61頁(yè)第62頁(yè)第63頁(yè)第64頁(yè)第65頁(yè)第66頁(yè)第67頁(yè)第68頁(yè)第69頁(yè)第70頁(yè)第71頁(yè)第72頁(yè)第73頁(yè)第74頁(yè)第75頁(yè)第76頁(yè)第77頁(yè)第78頁(yè)第79頁(yè)第80頁(yè)第81頁(yè)第82頁(yè)第83頁(yè)第84頁(yè)第85頁(yè)第86頁(yè)第87頁(yè)第88頁(yè)
ADV7342/ADV7343
Table 19. Register 0x31 to Register 0x33
SR7 to
SR0
Register
0x31
ED/HD Mode
Register 2
Rev. 0 | Page 32 of 88
Bit Description
ED/HD Pixel Data Valid.
Bit Number
5
4
0
1
0
1
0
1
0
0
0
0
0
1
0
1
1
0
0
0
1
Register Setting
Pixel data valid off.
Pixel data valid on.
ED/HD test pattern off.
ED/HD test pattern on.
Hatch.
Field/frame.
Disabled.
Enabled.
Disabled.
11 IRE
6 IRE
1.5 IRE
Disabled.
Enabled.
0 clock cycles.
1 clock cycle.
2 clock cycles.
3 clock cycles.
4 clock cycles.
0 clock cycles.
1 clock cycle.
2 clock cycles.
3 clock cycles.
4 clock cycles.
Disabled.
Enabled.
Disabled.
Enabled.
Cb after falling edge of HSYNC.
Cr after falling edge of HSYNC.
0 must be written to these bits.
Disabled.
Enabled.
0 must be written to this bit.
Disabled.
Enabled.
4:4:4
4:2:2
Disabled.
Enabled.
Reset
Value
0x00
7
0
1
0
1
0
1
6
0
0
1
1
0
1
0
1
3
0
1
0
1
0
1
0
0
1
2
0
1
0
0
0
0
1
0
1
0
0
0
1
1
0
0
0
0
1
0
1
0
1
0
0
1
Reserved.
ED/HD Test Pattern Enable.
ED/HD Test Pattern Hatch/Field.
ED/HD VBI Open.
ED/HD Undershoot Limiter.
ED/HD Sharpness Filter.
0x00
ED/HD Y Delay with Respect to Falling
Edge of HSYNC.
ED/HD Color Delay with Respect to
Falling Edge of HSYNC.
ED/HD CGMS.
0x32
ED/HD Mode
Register 3
ED/HD CGMS CRC.
0x68
ED/HD Cr/Cb Sequence.
Reserved.
Sinc Compensation Filter on DAC 1,
DAC 2, DAC 3.
Reserved.
ED/HD Chroma SSAF.
ED/HD Chroma Input.
0x33
ED/HD Mode
Register 4
ED/HD Double Buffering.
相關(guān)PDF資料 |
PDF描述 |
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| ADV7344BSTZ | Multiformat Video Encoder Six 14-Bit Noise Shaped Video DACs |
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參數(shù)描述 |
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