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參數資料
| 型號： | ADV7392BCPZ |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 顏色信號轉換 |
| 英文描述： | Low Power, Chip Scale 10-Bit SD/HD Video Encoder |
| 中文描述： | COLOR SIGNAL ENCODER, QCC40 |
| 封裝： | 6 X 6 MM, ROHS COMPLIANT, MO-220VJJD-2, LFSCP-40 |
| 文件頁數： | 90/96頁 |
| 文件大小： | 1209K |
| 代理商： | ADV7392BCPZ |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁當前第90頁第91頁第92頁第93頁第94頁第95頁第96頁
ADV7390/ADV7391/ADV7392/ADV7393
ENHANCED DEFINITION
Rev. 0 | Page 90 of 96
Table 89. ED Configuration Scripts
Input Format
Input Data Width
525p
8-Bit DDR
525p
8-Bit DDR
525p
10-Bit DDR
525p
10-Bit DDR
525p
16-Bit SDR
525p
16-Bit SDR
525p
16-Bit SDR
525p
16-Bit SDR
625p
8-Bit DDR
625p
8-Bit DDR
625p
10-Bit DDR
625p
10-Bit DDR
625p
16-Bit SDR
625p
16-Bit SDR
625p
16-Bit SDR
625p
16-Bit SDR
Synchronization Format
EAV/SAV
EAV/SAV
EAV/SAV
EAV/SAV
EAV/SAV
HSYNC/VSYNC
EAV/SAV
HSYNC/VSYNC
EAV/SAV
EAV/SAV
EAV/SAV
EAV/SAV
EAV/SAV
HSYNC/VSYNC
EAV/SAV
HSYNC/VSYNC
Input Color Space
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
Output Color Space
YPrPb
RGB
YPrPb
RGB
YPrPb
YPrPb
RGB
RGB
YPrPb
RGB
YPrPb
RGB
YPrPb
YPrPb
RGB
RGB
Table Number
Table 98
Table 100
Table 99
Table 101
Table 90
Table 91
Table 92
Table 93
Table 102
Table 104
Table 103
Table 105
Table 94
Table 95
Table 96
Table 97
Table 90. 16-Bit 525p YCrCb In (EAV/SAV), YPrPb Out
Subaddress
Setting Description
0x17
0x02
Software reset.
0x00
0x1C
All DACs enabled. PLL enabled (8×).
0x01
0x10
ED-SDR input mode.
0x30
0x04
525p @ 59.94 Hz. EAV/SAV synchroni-
zation. EIA-770.2 output levels.
0x31
0x01
Pixel data valid.
Table 91. 16-Bit 525p YCrCb In, YPrPb Out
Subaddress
Setting Description
0x17
0x02
0x00
0x1C
0x01
0x10
0x30
0x00
Software reset.
All DACs enabled. PLL enabled (8×).
ED-SDR input mode.
525p @ 59.94 Hz. HSYNC/VSYNC synch-
ronization. EIA-770.2 output levels.
Pixel data valid.
0x31
0x01
Table 92. 16-Bit 525p YCrCb In (EAV/SAV), RGB Out
Subaddress
Setting Description
0x17
0x02
Software reset.
0x00
0x1C
All DACs enabled. PLL enabled (8×).
0x01
0x10
ED-SDR input mode.
0x02
0x10
RGB output enabled. RGB output sync
enabled.
0x30
0x04
525p @ 59.94 Hz. EAV/SAV synchroni-
zation. EIA-770.2 output levels.
0x31
0x01
Pixel data valid.
Table 93. 16-Bit 525p YCrCb In, RGB Out
Subaddress
Setting
0x17
0x02
0x00
0x1C
0x01
0x10
0x02
0x10
Description
Software reset.
All DACs enabled. PLL enabled (8×).
ED-SDR input mode.
RGB output enabled. RGB output sync
enabled.
525p @ 59.94 Hz. HSYNC/VSYNC synch-
ronization. EIA-770.2 output levels.
Pixel data valid.
0x30
0x00
0x31
0x01
Table 94. 16-Bit 625p YCrCb In (EAV/SAV), YPrPb Out
Subaddress
Setting
Description
0x17
0x02
Software reset.
0x00
0x1C
All DACs enabled. PLL enabled (8×).
0x01
0x10
ED-SDR input mode.
0x30
0x1C
625p @ 50 Hz. EAV/SAV synchroni-
zation. EIA-770.2 output levels.
0x31
0x01
Pixel data valid.
Table 95. 16-Bit 625p YCrCb In, YPrPb Out
Subaddress
Setting
0x17
0x02
0x00
0x1C
0x01
0x10
0x30
0x18
Description
Software reset.
All DACs enabled. PLL enabled (8×).
ED-SDR input mode.
625p @ 50 Hz. HSYNC/VSYNC synch-
ronization. EIA-770.2 output levels.
Pixel data valid.
0x31
0x01
相關PDF資料 |
PDF描述 |
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相關代理商/技術參數 |
參數描述 |
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| ADV7392BCPZ-REEL | 制造商:AD 制造商全稱:Analog Devices 功能描述:Low Power, Chip Scale 10-Bit SD/HD Video Encoder |
| ADV7392EBZ | 制造商:AD 制造商全稱:Analog Devices 功能描述:Low Power, Chip Scale 10-Bit SD/HD Video Encoder |
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