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參數資料
型號: DSPIC33FJ32GP202T-I/SO
廠商: Microchip Technology
文件頁數: 168/176頁
文件大?。?/td> 0K
描述: IC DSPIC MCU/DSP 32K 28SOIC
產品培訓模塊: Asynchronous Stimulus
標準包裝: 1,600
系列: dsPIC™ 33F
核心處理器: dsPIC
芯體尺寸: 16-位
速度: 40 MIP
連通性: I²C,IrDA,LIN,SPI,UART/USART
外圍設備: 欠壓檢測/復位,POR,PWM,WDT
輸入/輸出數: 21
程序存儲器容量: 32KB(32K x 8)
程序存儲器類型: 閃存
RAM 容量: 2K x 8
電壓 - 電源 (Vcc/Vdd): 3 V ~ 3.6 V
數據轉換器: A/D 10x12b
振蕩器型: 內部
工作溫度: -40°C ~ 85°C
封裝/外殼: 28-SOIC(0.295",7.50mm 寬)
包裝: 帶卷 (TR)
配用: DV164033-ND - KIT START EXPLORER 16 MPLAB ICD2
DM240001-ND - BOARD DEMO PIC24/DSPIC33/PIC32
其它名稱: DSPIC33FJ32GP202T-I/SOTR
90
AT89C5131
4136C–USB–04/05
pins (Figure 39). To prevent bus conflicts on the MISO line, only one slave should be
selected at a time by the Master for a transmission.
In a Master configuration, the SS line can be used in conjunction with the MODF flag in
the SPI Status register (SPSTA) to prevent multiple masters from driving MOSI and
A high level on the SS pin puts the MISO line of a Slave SPI in a high-impedance state.
The SS pin could be used as a general-purpose if the following conditions are met:
The device is configured as a Master and the SSDIS control bit in SPCON is set.
This kind of configuration can be found when only one Master is driving the network
and there is no way that the SS pin could be pulled low. Therefore, the MODF flag in
the SPSTA will never be set(1).
The Device is configured as a Slave with CPHA and SSDIS control bits set(2) This
kind of configuration can happen when the system comprises one Master and one
Slave only. Therefore, the device should always be selected and there is no reason
that the Master uses the SS pin to select the communicating Slave device.
Notes:
1. Clearing SSDIS control bit does not clear MODF.
2. Special care should be taken not to set SSDIS control bit when CPHA =’0’ because in
this mode, the SS is used to start the transmission.
Baud Rate
In Master mode, the baud rate can be selected from a baud rate generator which is con-
trolled by three bits in the SPCON register: SPR2, SPR1 and SPR0. The Master clock is
chosen from one of seven clock rates resulting from the division of the internal clock by
2, 4, 8, 16, 32, 64 or 128.
Table 73 gives the different clock rates selected by SPR2:SPR1:SPR0:
Table 73. SPI Master Baud Rate Selection
SPR2
SPR1
SPR0
Clock Rate
Baud Rate Divisor (BD)
0
Don’t Use
No BRG
001
F
CLK PERIPH/4
4
010
F
CLK PERIPH/8
8
011
F
CLK PERIPH/16
16
100
F
CLK PERIPH/32
32
101
F
CLK PERIPH/64
64
110
F
CLK PERIPH/128
128
1
Don’t Use
No BRG
相關PDF資料
PDF描述
REC5-2405DRWZ/H/B/M/SMD-R CONV DC/DC 5W 9-36VIN +/-05VOUT
P51-750-A-S-D-4.5OVP-000-000 SENSOR 750PSI 1/4-18NPT .5-4.5V
70G-ODC24A OUTPUT MODULE DC G5 9MA 24VDC
20P2218 PANEL INNER 22X18" WHITE
PJSPU1816 PANEL SWING PJU 17.90X15.99"
相關代理商/技術參數
參數描述
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