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參數資料
| 型號： | EP1K100FI256-2 |
| 廠商： | Altera |
| 文件頁數： | 50/86頁 |
| 文件大小： | 0K |
| 描述： | IC ACEX 1K FPGA 100K 256-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 90 |
| 系列： | ACEX-1K® |
| LAB/CLB數： | 624 |
| 邏輯元件/單元數： | 4992 |
| RAM 位總計： | 49152 |
| 輸入/輸出數： | 186 |
| 門數： | 257000 |
| 電源電壓： | 2.375 V ~ 2.625 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 256-BGA |
| 供應商設備封裝： | 256-FBGA（17x17） |
| 其它名稱： | 544-1025 |
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54
Altera Corporation
ACEX 1K Programmable Logic Device Family Data Sheet
Figure 30. EAB Synchronous Timing Waveforms
parameters.
WE
CLK
EAB Synchronous Read
a0
d2
tEABDATASU
tEABRCREG
tEABDATACO
a1
a2
a3
d1
tEABDATAH
a0
WE
CLK
dout0
din1
din2
din3
din2
tEABWESU
tEABWCREG
tEABWEH
tEABDATACO
a1
a2
a3
a2
din3
din2
din1
tEABDATAH
tEABDATASU
EAB Synchronous Write (EAB Output Registers Used)
dout1
Address
Data-Out
Address
Data-Out
Data-In
Table 22. LE Timing Microparameters (Part 1 of 2)
Symbol
Parameter
Conditions
tLUT
LUT delay for data-in
tCLUT
LUT delay for carry-in
tRLUT
LUT delay for LE register feedback
tPACKED
Data-in to packed register delay
tEN
LE register enable delay
tCICO
Carry-in to carry-out delay
tCGEN
Data-in to carry-out delay
tCGENR
LE register feedback to carry-out delay
相關PDF資料 |
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相關代理商/技術參數 |
參數描述 |
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| EP1K100FI484-2N | 功能描述:FPGA - 現場可編程門陣列 FPGA - ACEX 1K 624 LABs 333 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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| EP1K100QC208-1N | 功能描述:FPGA - 現場可編程門陣列 FPGA - ACEX 1K 624 LABs 147 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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