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參數資料
| 型號： | EP4CE115F23C8N |
| 廠商： | Altera |
| 文件頁數： | 14/42頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CYCLONE IV FPGA 115K 484FBGA |
| 產品培訓模塊： | Designing an IP Surveillance Camera Three Reasons to Use FPGA's in Industrial Designs Cyclone IV FPGA Family Overview |
| 特色產品： | Cyclone? IV FPGAs |
| 標準包裝： | 60 |
| 系列： | CYCLONE® IV E |
| LAB/CLB數： | 7155 |
| 邏輯元件/單元數： | 114480 |
| RAM 位總計： | 3981312 |
| 輸入/輸出數： | 280 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1468 |
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Chapter 1: Cyclone IV Device Datasheet
1–21
Switching Characteristics
December 2013
Altera Corporation
Figure 1–2 shows the lock time parameters in manual mode.
1 LTD = lock-to-data. LTR = lock-to-reference.
Figure 1–3 shows the lock time parameters in automatic mode.
Figure 1–2. Lock Time Parameters for Manual Mode
rx _ analogreset
rx _ digitalreset
Reset Signals
Output Status Signals
rx _ locktorefclk
2
3
4
CDR Control Signals
rx _ locktodata
3
busy
1
Two parallel clock cycles
LTD_Manual (2)
t
LTR_LTD_Manual (1)
t
Figure 1–3. Lock Time Parameters for Automatic Mode
Reset Signals
rx _ analogreset
2
Output Status Signals
rx _ freqlocked
3
rx _ digitalreset
4
busy
1
Two parallel clock cycles
LTD_Auto (1)
t
相關PDF資料 |
PDF描述 |
|---|---|
| TACR156M003R | CAP TANT 15UF 3V 20% 0805 |
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| FAN2559S18X | IC REG LDO 1.8V .18A SOT23-6 |
| RBM10DCMS | CONN EDGECARD 20POS .156 WW |
相關代理商/技術參數 |
參數描述 |
|---|---|
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