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參數資料
| 型號： | EP4CE22E22I8LN |
| 廠商： | Altera |
| 文件頁數： | 31/42頁 |
| 文件大小： | 0K |
| 描述： | IC CYCLONE IV E FPGA 22K 144EQFP |
| 產品培訓模塊： | Designing an IP Surveillance Camera Three Reasons to Use FPGA's in Industrial Designs Cyclone IV FPGA Family Overview |
| 特色產品： | Cyclone? IV FPGAs |
| 標準包裝： | 120 |
| 系列： | CYCLONE® IV E |
| LAB/CLB數： | 1395 |
| 邏輯元件/單元數： | 22320 |
| RAM 位總計： | 608256 |
| 輸入/輸出數： | 79 |
| 電源電壓： | 0.97 V ~ 1.03 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 144-LQFP 裸露焊盤 |
| 供應商設備封裝： | 144-EQFP（20x20） |
| 其它名稱： | 544-2659 |
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Chapter 1: Cyclone IV Device Datasheet
1–37
I/O Timing
December 2013
Altera Corporation
I/O Timing
Use the following methods to determine I/O timing:
■
the Excel-based I/O Timing
■
the Quartus II timing analyzer
The Excel-based I/O timing provides pin timing performance for each device density
and speed grade. The data is typically used prior to designing the FPGA to get a
timing budget estimation as part of the link timing analysis. The Quartus II timing
analyzer provides a more accurate and precise I/O timing data based on the specifics
of the design after place-and-route is complete.
f The Excel-based I/O Timing spreadsheet is downloadable from Cyclone IV Devices
Literature website.
Glossary
Table 1–46 lists the glossary for this chapter.
Table 1–46. Glossary (Part 1 of 5)
Letter
Term
Definitions
A
——
B
——
C
——
D
——
E
——
F
fHSCLK
High-speed I/O block: High-speed receiver/transmitter input and output clock frequency.
G
GCLK
Input pin directly to Global Clock network.
GCLK PLL
Input pin to Global Clock network through the PLL.
H
HSIODR
High-speed I/O block: Maximum/minimum LVDS data transfer rate (HSIODR = 1/TUI).
I
Input Waveforms
for the SSTL
Differential I/O
Standard
V
IL
V
REF
V
IH
VSWING
相關PDF資料 |
PDF描述 |
|---|---|
| AMM18DRMH-S288 | CONN EDGECARD 36POS .156 EXTEND |
| TAP226M025CRW | CAP TANT 22UF 25V 20% RADIAL |
| ECM06DRMH | CONN EDGECARD 12POS .156 WW |
| AIMC-0603-3N3S-T | INDUCTOR MULTILAYER 3.3NH 0603 |
| VE-271-CW-F4 | CONVERTER MOD DC/DC 12V 100W |
相關代理商/技術參數 |
參數描述 |
|---|---|
| EP4CE22F17A7N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Cyclone IV E 1395 LABs 153 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP4CE22F17C6 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Cyclone IV E 1395 LABs 153 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP4CE22F17C6N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Cyclone IV E 1395 LABs 153 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP4CE22F17C7 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Cyclone IV E 1395 LABs 153 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP4CE22F17C7N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Cyclone IV E 1395 LABs 153 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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