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參數(shù)資料
| 型號： | EPF10K30RC240-4 |
| 廠商： | Altera |
| 文件頁數(shù)： | 54/128頁 |
| 文件大小： | 0K |
| 描述： | IC FLEX 10K FPGA 30K 240-RQFP |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 產品變化通告： | Package Change 30/Jun/2010 |
| 標準包裝： | 24 |
| 系列： | FLEX-10K® |
| LAB/CLB數(shù)： | 216 |
| 邏輯元件/單元數(shù)： | 1728 |
| RAM 位總計： | 12288 |
| 輸入/輸出數(shù)： | 189 |
| 門數(shù)： | 69000 |
| 電源電壓： | 4.75 V ~ 5.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 240-BFQFP 裸露焊盤 |
| 供應商設備封裝： | 240-RQFP（32x32） |
| 其它名稱： | 544-2232 |
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Altera Corporation
31
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
Each IOE selects the clock, clear, clock enable, and output enable controls
from a network of I/O control signals called the peripheral control bus.
The peripheral control bus uses high-speed drivers to minimize signal
skew across devices; it provides up to 12 peripheral control signals that
can be allocated as follows:
■
Up to eight output enable signals
■
Up to six clock enable signals
■
Up to two clock signals
■
Up to two clear signals
If more than six clock enable or eight output enable signals are required,
each IOE on the device can be controlled by clock enable and output
enable signals driven by specific LEs. In addition to the two clock signals
available on the peripheral control bus, each IOE can use one of two
dedicated clock pins. Each peripheral control signal can be driven by any
of the dedicated input pins or the first LE of each LAB in a particular row.
In addition, an LE in a different row can drive a column interconnect,
which causes a row interconnect to drive the peripheral control signal.
The chip-wide reset signal will reset all IOE registers, overriding any other
control signals.
rows that can drive global signals. These tables also show how the output
enable, clock enable, clock, and clear signals share 12 peripheral control
signals.
相關PDF資料 |
PDF描述 |
|---|---|
| TLC5945RHBR | IC LED DRIVER LINEAR 32-QFN |
| RW2-4815S/H2/B | CONV DC/DC 2W 36-72VIN 15VOUT |
| HSC30DRAH-S734 | CONN EDGECARD 60POS .100 R/A PCB |
| GBM24DSEH | CONN EDGECARD 48POS .156 EYELET |
| AMM15DRMN-S664 | CONN EDGECARD 30POS .156 WW |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| EPF10K30RC240-4N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Flex 10K 216 LABs 189 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EPF10K30RI208-4 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Flex 10K 216 LABs 147 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EPF10K30RI208-4N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Flex 10K 216 LABs 147 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EPF10K30RI240-4 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Flex 10K 216 LABs 189 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EPF10K30RI240-4N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Flex 10K 216 LABs 189 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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