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參數(shù)資料
| 型號： | F369GA |
| 廠商： | Fujitsu Limited |
| 英文描述： | 32-BIT RISC MICROCONTROLLER |
| 中文描述： | 32位RISC微控制器 |
| 文件頁數(shù)： | 139/206頁 |
| 文件大小： | 811K |
| 代理商： | F369GA |
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MB91360G Series
139
21. 16-BIT I/O TIMER
The MB91360G Series contains two 16-bit free-running timer modules, two output compare modules, and two
input capture modules and supports four input channels and four output channels. The following sections only
describes the 16-bit free-running timer, Output Compare 0/1 and Input Capture 0/1.
The remaining modules have the identical functions and the register addresses should be found in the I/O map.
(1) Function Overview
a
:
16
-
bit free
-
running timer
The 16-bit free-run timer consists of a 16-bit up counter, control register, and prescaler. The values output from
this timer counter are used as the base timer for input capture and output compare.
Four counter clocks are available.
Internal clock :
φ
/4,
φ
/16,
φ
/32,
φ
/64
An interrupt can be generated upon a counter overflow or a match with compare register 0.
The counter value can be initialized to “0000H” upon a reset, software clear, or match with compare register 0.
b
:
Output compare
(
2 channels per one module
)
The output compare module consists of two 16-bit compare registers, compare output latch, and control register.
When the 16-bit free-running timer value matches the compare register value, the output level is reversed and
an interrupt is issued.
The two compare registers can be used independently.
Output pins and interrupt flags corresponding to compare registers
Output pins can be controlled based on pairs of the two compare registers.
Output pins can be reversed by using the two compare registers.
Initial values for output pins can be set.
Interrupts can be generated upon a compare match.
c
:
Input capture
(
2 channels per one module
)
The input capture module consists of two 16-bit capture registers and control registers corresponding to two
independent external input pins. The 16-bit free-running timer value can be stored in the capture register and
an interrupt is issued simultaneously upon detection of an edge of a signal input from an external input pin.
The detection edge of an external input signal can be specified.
Rising, falling, or both edges
Two input channels can operate independently.
An interrupt can be issued upon a valid edge of an external input signal.
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