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參數資料
| 型號： | FMS7401LVN14 |
| 廠商： | FAIRCHILD SEMICONDUCTOR CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | Digital Power Controller |
| 中文描述： | 8-BIT, EEPROM, 2.04 MHz, MICROCONTROLLER, PDIP14 |
| 封裝： | PLASTIC, DIP-14 |
| 文件頁數： | 28/80頁 |
| 文件大小： | 1535K |
| 代理商： | FMS7401LVN14 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁當前第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁
FMS7401/7401L
PRODUCT SPECIFICATION
28
REV. 1.0.2 6/23/04
Table 10. Programmable Comparator Upper Voltage Reference V
THU
(Levels 32 – 63)
5.2
The Programmable Comparator circuit is configured to compare the G4/AIN0 or G2/AIN2 non-inverting input against the out-
put of the Uncommitted (Error) Amplifier (A
OUT
) when configured in a voltage/current loop control mode. In the voltage/cur-
rent loop control, the inner (current) loop is performed by comparing the level on the G4/AIN0 or G2/AIN2 input against the
voltage present at the Uncommitted (Error) Amplifier (A
OUT
). The Uncommitted Amplifier performs the outer (voltage) loop
control by detecting the error signal and driving the current control loop to modify the PWM duty cycle (see
Figure 9
). The
FMS7401/7401L voltage/current loop configuration can be used in SMPS applications where the digital loop control does not
have the required accuracy and speed. Refer to the
ADC Circuit
section of the datasheet for the Uncommitted Amplifier config-
uration details.
Hardware Voltage and Current Loop Control (VLOOP=1)
When VLOOP=1, the comparator output (C
OUT
) is 1 when the G4/AIN0 or G2/AIN2 input pin rises above A
OUT
. As long as the
input stays above A
OUT
, the C
OUT
signal will hold its state. The C
OUT
signal will equal zero if the G4/AIN0 or G2/AIN2 input
voltage falls below A
OUT
or if the Programmable Comparator circuit is disabled. If the digital delay filter circuit is enabled
(EPWM=0), the C
OUT
signal is monitored for its rising edge to generate the PWMOFF signal. Refer to
Figure 9
and the
following
Digital Delay Filter with PWMOFF Output
section for addition details.
Level
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
CL[5]
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
CL[4]
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
CL[3]
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
CL[2]
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
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0
0
0
0
1
1
1
1
CL[1]
0
0
1
1
0
0
1
1
0
0
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1
0
0
1
1
0
0
1
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0
0
1
1
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0
1
1
0
0
1
1
CL[0]
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
Voltage Reference
0.46V
0.51V
0.56V
0.61V
0.66V
0.71V
0.76V
0.81V
0.86V
0.91V
0.96V
1.01V
1.06V
1.11V
1.16V
1.21V
1.27V
1.32V
1.37V
1.43V
1.48V
1.53V
1.58V
1.63V
1.68V
1.73V
1.78V
1.83V
1.88V
1.94V
1.99V
2.04V
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