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參數(shù)資料
型號(hào)： GS816236B-200I
廠商： GSI TECHNOLOGY
元件分類： DRAM
英文描述： 1M x 18, 512K x 36, 256K x 72 18Mb Sync Burst SRAMs
中文描述： 512K X 36 CACHE SRAM, 6.5 ns, PBGA119
封裝： FBGA-119
文件頁(yè)數(shù)： 11/41頁(yè)
文件大小： 980K
代理商： GS816236B-200I
Tex8adx6prsi hsseiiainaeNtRcmmne o NwDsg.
GS816218(B/D)/GS816236(B/D)/GS816272(C)
Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
Rev: 2.17 11/2004
11/41
1999, GSI Technology
Mode Pin Functions
Note:
There are pull-up devices on the ZQ, SCD, and FT pins and a pull-down device on the ZZ pin, so those input pins can be unconnected and the
chip will operate in the default states as specified in the above tables.
Burst Counter Sequences
BPR 1999.05.18
Mode Name
Pin Name
State
L
H
L
H or NC
L or NC
Function
Linear Burst
Interleaved Burst
Flow Through
Pipeline
Active
Standby, I
DD
= I
SB
Dual Cycle Deselect
Single Cycle Deselect
High Drive (Low Impedance)
Low Drive (High Impedance)
Activate DQPx I/Os (x18/x36 mode)
Deactivate DQPx I/Os (x16/x32 mode)
Output Register Control
FT
Power Down Control
ZZ
H
Single/Dual Cycle Deselect Control
SCD
L
H or NC
L
H or NC
L
H or NC
FLXDrive Output Impedance Control
ZQ
9th Bit Enable
PE
Note:
The burst counter wraps to initial state on the 5th clock.
Note:
The burst counter wraps to initial state on the 5th clock.
Linear Burst Sequence
A[1:0] A[1:0] A[1:0] A[1:0]
1st address
00
01
10
11
2nd address
01
10
11
00
3rd address
10
11
00
01
4th address
11
00
01
10
Interleaved Burst Sequence
A[1:0] A[1:0] A[1:0] A[1:0]
1st address
00
01
10
11
2nd address
01
00
11
10
3rd address
10
11
00
01
4th address
11
10
01
00
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PDF描述
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