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參數(shù)資料
| 型號(hào)： | GS88237BB-200IV |
| 廠商： | GSI TECHNOLOGY |
| 元件分類： | DRAM |
| 英文描述： | 256K x 36 9Mb SCD/DCD Sync Burst SRAM |
| 中文描述： | 256K X 36 CACHE SRAM, 2.5 ns, PBGA119 |
| 封裝： | FPBGA-119 |
| 文件頁數(shù)： | 19/28頁 |
| 文件大小： | 747K |
| 代理商： | GS88237BB-200IV |
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Instruction Register
ID Code Register
·
31 30 29
Boundary Scan Register
0
1
2
0
· · ·
1
2
0
Bypass Register
TDI
TDO
TMS
TCK
Test Access Port (TAP) Controller
1
·
1
0
·
·
·
·
·
·
·
·
·
Control Signals
·
GS88237BB/D-xxxV
Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
Rev: 1.04 6/2006
19/28
2003, GSI Technology
JTAG TAP Block Diagram
Identification (ID) Register
The ID Register is a 32-bit register that is loaded with a device and vendor specific 32-bit code when the controller is put in
Capture-DR state with the IDCODE command loaded in the Instruction Register. The code is loaded from a 32-bit on-chip ROM.
It describes various attributes of the RAM as indicated below. The register is then placed between the TDI and TDO pins when the
controller is moved into Shift-DR state. Bit 0 in the register is the LSB and the first to reach TDO when shifting begins.
ID Register Contents
Not Used
GSI Technology
JEDEC Vendor
ID Code
P
0
1
Bit #
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
0
0
0 1 1 0 1 1 0 0 1
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| GS88237BB-200V | 256K x 36 9Mb SCD/DCD Sync Burst SRAM |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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