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參數資料
| 型號： | ICS527R-02LF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數： | 1/10頁 |
| 文件大小： | 0K |
| 描述： | IC CLK SLICER ZDB CONFIG 28-SSOP |
| 產品培訓模塊： | Clock Distibution and Generation 1.0 |
| 標準包裝： | 48 |
| 類型： | 扇出緩沖器（分配），零延遲緩沖 |
| PLL： | 是 |
| 輸入： | PECL |
| 輸出： | CMOS |
| 電路數： | 1 |
| 比率 - 輸入:輸出： | 1:2 |
| 差分 - 輸入:輸出： | 是/無 |
| 頻率 - 最大： | 160MHz |
| 除法器/乘法器： | 是/是 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 28-SSOP（0.154"，3.90mm 寬） |
| 供應商設備封裝： | 28-QSOP |
| 包裝： | 管件 |
| 其它名稱： | 527R-02LF 800-1051 800-1051-5 800-1051-ND |
DATASHEET
CLOCK SLICER USER CONFIGURABLE PECL INPUT ZERO DELAY BUFFER
ICS527-02
IDT / ICS CLOCK SLICER USER CONFIGURABLE PECL INPUT ZERO DELAY BUFFER 1
ICS527-02
REV J 051310
Description
The ICS527-02 Clock Slicer is the most flexible way to
generate a CMOS output clock from a PECL input
clock with zero skew. The user can easily configure the
device to produce nearly any output clock that is
multiplied or divided from the input clock. The part
supports non-integer multiplications and divisions. A
SYNC pulse indicates when the rising clock edges are
aligned with zero skew. Using Phase-Locked Loop
(PLL) techniques, the device accepts an input clock up
to 200 MHz and produces an output clock up to 160
MHz.
The ICS527-02 aligns rising edges on PECLIN with
FBIN at a ratio determined by the reference and
feedback dividers.
For a PECL input and output clock with zero delay, use
the ICS527-04.
For a CMOS input and PECL output with zero delay,
use the ICS527-03.
Features
Packaged as 28-pin SSOP, Pb-free (150 mil body)
Synchronizes fractional clocks rising edges
PECL IN to CMOS OUT
Pin selectable dividers
Zero input to output skew
User determines the output frequency—no software
needed
Slices frequency or period
Input clock frequency of 1.5 MHz to 200 MHz
Output clock frequencies from 4 MHz to 160 MHz
Very low jitter
Duty cycle of 45/55
Operating voltage of 3.3 V
Advanced, low-power CMOS process
Industrial temperature version available
Block Diagram
PECLIN
VDD
GND
2
CLK1
CLK2
Reference
Divider
PECLIN
Phase Comparator,
Charge Pump, and
Loop Filter
VCO
Output
Divider
7
2
R6:R0
F6:F0
S1:S0
PDTS
Feedback
Divider
FBIN
1
0
Divide
by 2
SYNC
DIV2
Feedback can
come from
CLK1 or CLK2
(not both)
33 ohm
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PDF描述 |
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