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參數(shù)資料
| 型號(hào)： | ICS843001AG-21T |
| 英文描述： | FEMTOCLOCKS⑩ CRYSTAL-TO-3.3V LVPECL FREQUENCY SYNTHESIZER |
| 中文描述： | FEMTOCLOCKS⑩晶體至3.3的LVPECL頻率合成器 |
| 文件頁(yè)數(shù)： | 1/15頁(yè) |
| 文件大小： | 193K |
| 代理商： | ICS843001AG-21T |
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843001AG-21
www.icst.com/products/hiperclocks.html
REV. A OCTOBER 26, 2005
1
Integrated
Circuit
Systems, Inc.
ICS843001-21
F
EMTO
C
LOCKS
C
RYSTAL
-
TO
-3.3V LVPECL
F
REQUENCY
S
YNTHESIZER
G
ENERAL
D
ESCRIPTION
The ICS843001-21 is a a highly versatile, low
phase noise LVPECL Synthesizer which can
generate low jitter reference clocks for a variety
of communications applications and is a
member of the HiPerClocks
TM
family of high
performance clock solutions from ICS. The dual
crystal interface allows the synthesizer to support up to
two communications standards in a given application (i.e.
1GB Ethernet with a 25MHz crystal and 1Gb Fibre Channel
using a 25.5625MHz crystal). The rms phase jitter
performance is typically less than 1ps, thus making the
device acceptable for use in demanding applications such
as OC48 SONET and 10Gb Ethernet. The ICS843001-21
is packaged in a small 24-pin TSSOP package.
F
EATURES
One 3.3V LVPECL output pair and one LVCMOS output
Selectable crystal oscillator interface
or LVCMOS/LVTTL single-ended input
VCO range: 560MHz - 700MHz
Supports the following applications:
SONET, Ethernet, Fibre Channel, Serial ATA, and HDTV
RMS phase jitter @ 622.08MHz (12kHz - 20MHz):
0.80ps (typical)
Offset
Noise Power
100Hz ............... -60.3 dBc/Hz
1kHz ............... -88.5 dBc/Hz
10kHz ............. -111.9 dBc/Hz
100kHz ............. -113.0 dBc/Hz
Full 3.3V supply mode
0°C to 70°C ambient operating temperature
Available in both standard and lead-free RoHS-compliant
packages
HiPerClockS
ICS
P
IN
A
SSIGNMENT
11
10
01
00
00
01
10
Phase
Detector
VCO
000 ÷18
001 ÷22
010 ÷24
011 ÷25
100 ÷32
(default)
101 ÷40
N
000 ÷1
001 ÷2
010 ÷3
011 ÷4
(default)
100 ÷5
101 ÷6
110 ÷8
111 ÷10
M
3
3
OSC
OSC
ICS843001-21
24-Lead TSSOP
4.40mm x 7.8mm x 0.92mm
package body
G Package
Top View
Q0
V
CCO
_
CMOS
N0
N1
N2
V
CCO
_
PECL
Q0
nQ0
V
EE
V
CCA
V
CC
XTAL_OUT1
XTAL_IN1
1
2
3
4
5
6
7
8
9
10
11
12
REF_CLK
V
EE
REF_OE
M2
M1
M0
MR
SEL1
SEL0
TEST_CLK
XTAL_IN0
XTAL_OUT0
24
23
22
21
20
19
18
17
16
15
14
13
B
LOCK
D
IAGRAM
N2:N0
SEL0
SEL1
XTAL_IN0
XTAL_OUT0
XTAL_IN1
XTAL_OUT1
TEST_CLK
MR
M2:M0
OE_REF
nQ0
Pulldown
Pulldown
Pulldown
Pulldown
REF_CLK
Pulldown
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