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參數資料
| 型號： | ICS85105AGILF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數： | 1/17頁 |
| 文件大小： | 0K |
| 描述： | IC CLOCK BUFFER MUX 2:5 20-TSSOP |
| 標準包裝： | 74 |
| 系列： | HiPerClockS™ |
| 類型： | 扇出緩沖器（分配），多路復用器 |
| 電路數： | 1 |
| 比率 - 輸入:輸出： | 2:5 |
| 差分 - 輸入:輸出： | 是/是 |
| 輸入： | HCSL，LVCMOS，LVDS，LVHSTL，LVPECL，LVTTL，SSTL |
| 輸出： | HCSL |
| 頻率 - 最大： | 500MHz |
| 電源電壓： | 2.97 V ~ 3.63 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 20-TSSOP（0.173"，4.40mm 寬） |
| 供應商設備封裝： | 20-TSSOP |
| 包裝： | 管件 |
| 其它名稱： | 800-1152 800-1152-5 800-1152-ND 85105AGILF |
Low Skew, 1-to-5, Differential/LVCMOS-
to-0.7V HCSL Fanout Buffer
ICS85105I
DATA SHEET
ICS85105AGI REVISION A MAY 27, 2011
1
2011 Integrated Device Technology, Inc.
GENERAL DESCRIPTION
The ICS85105I is a low skew, high performance 1-to-5 Differ-
ential-to-0.7V HCSL Fanout Buffer. The ICS85105I has two
selectable clock inputs. The CLK0, nCLK0 pair can accept most
standard differential input levels. The single-ended CLK1 can
accept LVCMOS or LVTTL input levels. The clock enable is in-
ternally synchronized to eliminate runt clock pulses on the out-
puts during asynchronous assertion/deassertion of the clock
enable pin.
Guaranteed output and part-to-part skew characteristics make
the ICS85105I ideal for those applications demanding well
defined performance and repeatability.
FEATURES
Five 0.7V differential HCSL outputs
Selectable differential CLK0, nCLK0 or LVCMOS inputs
CLK0, nCLK0 pair can accept the following differential
input levels: LVPECL, LVDS, LVHSTL, HCSL
CLK1 can accept the following input levels:
LVCMOS or LVTTL
Maximum output frequency: 500MHz
Translates any single-ended input signal to 3.3V
HCSL levels with resistor bias on nCLK input
Output skew: 100ps (maximum)
Part-to-part skew: 600ps (maximum)
Propagation delay: 3.2ns (maximuml)
Additive phase jitter, RMS: 0.24ps (typical)
3.3V operating supply
-40°C to 85°C ambient operating temperature
Available in both standard (RoHS 5) and lead-free (RoHS 6)
packages
BLOCK DIAGRAM
PIN ASSIGNMENT
GND
CLK_EN
CLK_SEL
CLK0
nCLK0
CLK1
Q4
nQ4
IREF
VDD
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
Q0
nQ0
VDD
Q1
nQ1
Q2
nQ2
VDD
Q3
nQ3
ICS85105I
20-Lead TSSOP
6.5mm x 4.4mm x 0.925mm Package Body
G Package
Top View
Q0
nQ0
Q1
nQ1
CLK_EN
CLK_SEL
IREF
CLK1
CLK0
nCLK0
D
LE
Q
0
1
Q2
nQ2
Q4
nQ4
Q3
nQ3
Pulldown
Pullup
Pullup/Pulldown
相關PDF資料 |
PDF描述 |
|---|---|
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參數描述 |
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