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參數資料
| 型號： | ICS86004BGILF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數： | 1/10頁 |
| 文件大小： | 0K |
| 描述： | IC CLK BUFFER ZD 1:4 16-TSSOP |
| 標準包裝： | 96 |
| 系列： | HiPerClockS™ |
| 類型： | 扇出配送，多路復用器，零延遲緩沖器 |
| PLL： | 帶旁路 |
| 輸入： | LVCMOS，LVTTL |
| 輸出： | LVCMOS，LVTTL |
| 電路數： | 1 |
| 比率 - 輸入:輸出： | 1:4 |
| 差分 - 輸入:輸出： | 無/無 |
| 頻率 - 最大： | 62.5MHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 2.375 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 16-TSSOP（0.173"，4.40mm 寬） |
| 供應商設備封裝： | 16-TSSOP |
| 包裝： | 管件 |
| 其它名稱： | 86004BGILF |
15.625MHZ TO 62.5MHZ, 1:4 LVCMOS/
LVTTL ZERO DELAY CLOCK BUFFER
ICS86004
IDT / ICS LVCMOS ZERO DELAY CLOCK BUFFER
1
ICS86004 REV B JUNE 21, 2006
GENERAL DESCRIPTION
The ICS86004 is a high perfor mance 1:4
LVCMOS/LVTTL Clock Buffer and a member of
the HiPerClockS family of High Performance
Clock Solutions from I
DT. The ICS86004 has a
fully integrated PLL and can be configured as zero
delay buffer and has an input and output frequency range of
15.625MHz to 62.5MHz. The VCO operates at a frequency
range of 250MHz to 500MHz. The external feedback allows the
device to achieve “zero delay” between the input clock and the
output clocks. The PLL_SEL pin can be used to bypass the
PLL for system test and debug purposes. In bypass mode, the
reference clock is routed around the PLL and into the internal
output divider.
FEATURES
Four LVCMOS/LVTTL outputs, 7
typical output impedance
Single LVCMOS/LVTTL clock input
CLK accepts the following input levels: LVCMOS or LVTTL
Output frequency range: 15.625MHz to 62.5MHz
Input frequency range: 15.625MHz to 62.5MHz
VCO range: 250MHz to 500MHz
External feedback for “zero delay” clock regeneration
with configurable frequencies
Fully integrated PLL
Cycle-to-cycle jitter: 65ps (maximum)
Output skew: 65ps (maximum)
Full 3.3V or 2.5V, or 3.3V core/2.5V output operating supply
0°C to 70° ambient operating temperature
Available in both standard and lead-free RoHS compliant
packages
HiPerClockS
ICS
BLOCK DIAGRAM
PIN ASSIGNMENT
PLL_SEL
CLK
FB_IN
MR
F_SEL
Q0
Q1
Q2
Q3
PLL
1:1
÷8, ÷16
0
1
Q1
GND
Q0
F_SEL
VDD
CLK
GND
VDDA
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
VDDO
Q2
GND
Q3
VDDO
MR
FB_IN
PLL_SEL
ICS86004
16-Lead TSSOP
4.4mm x 5.0mm x 0.925mm package body
G Package
Top View
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PDF描述 |
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