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參數資料
型號: ICS8745AYIT
元件分類: 時鐘及定時
英文描述: PLL BASED CLOCK DRIVER, 5 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PQFP32
封裝: 7 X 7 MM, 1.40 MM HEIGHT, LQFP-32
文件頁數: 1/13頁
文件大小: 163K
代理商: ICS8745AYIT
8745AYI
www.icst.com/products/hiperclocks.html
REV. A JANUARY 31, 2003
1
Integrated
Circuit
Systems, Inc.
ICS8745I
1:5 DIFFERENTIAL-TO-LVDS
ZERO DELAY CLOCK GENERATOR
GENERAL DESCRIPTION
The ICS8745I is a highly versatile 1:5 LVDS
clock generator and a member of the
HiPerClockS family of High Performance Clock
Solutions from ICS. The ICS8745I has a fully in-
tegrated PLL and can be configured as zero
delay buffer, multiplier or divider, and has an output frequency
range of 31.25MHz to 700MHz. The Reference Divider, Feed-
back Divider and Output Divider are each programmable,
thereby allowing for the following output-to-input frequency
ratios: 8:1, 4:1, 2:1, 1:1, 1:2, 1:4, 1:8. The external feedback
allows the device to achieve “zero delay” between the input
clock and the output clocks. The PLL_SEL pin can be used
to bypass the PLL for system test and debug purposes. In
bypass mode, the reference clock is routed around the PLL
and into the internal output dividers.
FEATURES
5 differential LVDS outputs designed to meet
or exceed the requirements of ANSI TIA/EIA-644
Selectable differential clock inputs
CLKx, nCLKx pairs can accept the following differential
input levels: LVDS, LVPECL, LVHSTL, SSTL, HCSL
Output frequency range: 31.25MHz to 700MHz
Input frequency range: 31.25MHz to 700MHz
VCO range: 250MHz to 700MHz
External feedback for “zero delay” clock regeneration
with configurable frequencies
Programmable dividers allow for the following output-to-input
frequency ratios: 8:1, 4:1, 2:1, 1:1, 1:2, 1:4, 1:8
Cycle-to-cycle jitter: 25ps (maximum)
Output skew: 40ps (maximum)
Static phase offset: 50ps ± 200ps
3.3V supply voltage
-40°C to 85°C ambient operating temperature
HiPerClockS
,&6
BLOCK DIAGRAM
PIN ASSIGNMENT
32-Lead LQFP
7mm x 7mm x 1.4mm package body
Y Package
Top View
32 31 30 29 28 27 26 25
9
10 11 12 13 14 15 16
1
2
3
4
5
6
7
8
24
23
22
21
20
19
18
17
Q3
nQ3
VDDO
Q2
nQ2
GND
Q1
nQ1
SEL0
SEL1
CLK0
nCLK0
CLK1
nCLK1
CLK_SEL
MR
V
DDO
Q0
nQ0
GND
SEL2
FB_IN
nFB_IN
V
DD
GND
nQ4
Q4
V
DDO
SEL3
V
DDA
PLL_SEL
V
DD
ICS8745I
PLL_SEL
CLK0
nCLK0
CLK1
nCLK1
CLK_SEL
FB_IN
nFB_IN
SEL0
SEL1
SEL2
SEL3
MR
Q0
nQ0
Q1
nQ1
Q2
nQ2
Q3
nQ3
Q4
nQ4
0
1
PLL
8:1, 4:1, 2:1, 1:1,
1:2, 1:4, 1:8
0
1
÷1, ÷2, ÷4, ÷8,
÷16, ÷32
, ÷64
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PDF描述
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