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參數資料
| 型號： | ICS93735 |
| 英文描述： | DDR Phase Lock Loop Zero Delay Clock Buffer |
| 中文描述： | 復員鎖相環零延遲時鐘緩沖器 |
| 文件頁數： | 1/7頁 |
| 文件大?。?/td> | 126K |
| 代理商： | ICS93735 |
Integrated
Circuit
Systems, Inc.
ICS93735
0579E—08/06/03
Block Diagram
DDR Phase Lock Loop Zero Delay Clock Buffer
Pin Configuration
48-Pin SSOP
Recommended Application:
DDR Zero Delay Clock Buffer
Product Description/Features:
Low skew, low jitter PLL clock driver
Max frequency supported = 266MHz (DDR 533)
I
2
C for functional and output control
Feedback pins for input to output synchronization
Spread Spectrum tolerant inputs
3.3V tolerant CLK_INT input
Switching Characteristics:
CYCLE - CYCLE jitter (66MHz): <120ps
CYCLE - CYCLE jitter (>100MHz): <65ps
CYCLE - CYCLE jitter (>200MHz): <75ps
OUTPUT - OUTPUT skew: <100ps
Output Rise and Fall Time: 500ps - 700ps
DUTY CYCLE: 49.5% - 50.5%
Functionality
INPUTS
FB_INT
CLK_INT
PLL
SCLK
SDATA
Control
Logic
FB_OUTT
CLKT0
CLKC0
CLKT1
CLKC1
CLKT2
CLKC2
CLKT3
CLKC3
CLKT4
CLKC4
CLKT5
CLKC5
CLKT6
CLKC6
CLKT7
CLKC7
CLKT8
CLKC8
CLKT9
CLKC9
AVDD
2.5V (nom)
2.5V (nom)
2.5V (nom)
GND
GND
* The offset frequency is ~ 20 MHz, varying somewhat from part to part.
CLK_INT
L
H
< offset freq*
L
H
CLKT
L
H
offset freq* offset freq* offset freq*
L
H
H
L
CLKC
H
L
FB_OUTT
L
H
on
on
off
L
H
Bypassed/off
Bypassed/off
OUTPUTS
PLL State
相關PDF資料 |
PDF描述 |
|---|---|
| ICS93735F-T | DDR Phase Lock Loop Zero Delay Clock Buffer |
| ICS93738 | DDR and SDRAM Buffer |
| ICS93V855 | DDR Phase Lock Loop Clock Driver |
| ICS93V850 | DDR Phase Lock Loop Clock Driver |
| ICS93V850YGT | DDR Phase Lock Loop Clock Driver |
相關代理商/技術參數 |
參數描述 |
|---|---|
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