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參數資料
型號: ICS95V850AGLF
廠商: INTEGRATED DEVICE TECHNOLOGY INC
元件分類: 時鐘及定時
英文描述: 95V SERIES, PLL BASED CLOCK DRIVER, 10 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO48
封裝: 0.240 INCH, LEAD FREE, MO-153, TSSOP-48
文件頁數: 1/12頁
文件大小: 226K
代理商: ICS95V850AGLF
Integrated
Circuit
Systems, Inc.
ICS95V850
0458F—08/02/05
Block Diagram
DDR Phase Lock Loop Clock Driver (60MHz - 210MHz)
Pin Configuration
48-Pin TSSOP
6.10mm Body, 0.5mm Pitch
Recommended Application:
DDR Clock Driver
Product Description/Features:
Low skew, low jitter PLL clock driver
Feedback pins for input to output synchronization
Spread Spectrum tolerant inputs
With bypass mode mux
Operating frequency 60 to 210 MHz
AC Coupled (Universal) CLK inputs:
- 400 mV switching amplitude
- (LVTTL, LVPELL, LVDS, LVCMOS) standards
translation to SSTL2
Switching Characteristics:
CYCLE - CYCLE jitter: <60ps
OUTPUT - OUTPUT skew: <60ps
Period jitter: ±30ps
DUTY CYCLE: 49.5% - 50.5%
Functionality
S
T
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P
N
IS
T
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GND
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CLKT1
CLKC1
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CLKC2
CLKT2
VDD
CLK_INT
CLK_INC
AVDD
AGND
GND
CLKC3
CLKT3
VDD
CLKT4
CLKC4
GND
NC
GND
CLKC5
CLKT5
VDD
CLKT6
CLKC6
GND
CLKC7
CLKT7
VDD
FB_INC
VDD
FB_OUTT
GND
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CLKC9
GND
FB_INT
FB_OUTC
ICS
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PLL
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FB_INC
CLK_INC
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CLKC7
CLKC8
CLKC9
AVDD
相關PDF資料
PDF描述
ICS95V857YGLFT PLL BASED CLOCK DRIVER, 10 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO48
ICS95V857YGT PLL BASED CLOCK DRIVER, 10 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO48
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參數描述
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