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參數(shù)資料
型號(hào)： ISPLSI5512VE-100LB388I
英文描述： Electrically-Erasable Complex PLD
中文描述： 電可擦除復(fù)雜可編程邏輯器件
文件頁(yè)數(shù)： 5/12頁(yè)
文件大小： 120K
代理商： ISPLSI5512VE-100LB388I
Specifications
ispLSI 1048
5
USEispLS 1048EAFORNEW
COMMERCAL&INDUSTRAL
DESGNS
18
23
–
–
–
–
12
–
–
14
–
17
–
20
20
–
–
–
–
–
–
71.4
41.7
83
9
–
12
–
–
–
–
6
6
2
6.5
15
20
–
–
–
–
–
–
12
–
17
–
18
18
–
–
–
–
1. Unless noted otherwise, all parameters use a GRP load of 4 GLBs, 20 PTXOR path, ORP and Y0 clock.
2. Refer to Timing Model in this data sheet for further details.
3. Standard 16-Bit loadable counter using GRP feedback.
4.
f
max (Toggle) may be less than 1/(
t
wh +
t
wl). This is to allow for a clock duty cycle of other than 50%.
5. Reference Switching Test Conditions section.
MIN. MAX.
–
–
31.3
71.4
12
–
0
16
–
0
–
13
–
–
7
7
2.7
8.7
Data Propagation Delay, 4PT bypass, ORP bypass
Data Propagation Delay, Worst Case Path
Clock Frequency with Internal Feedback
3
Clock Frequency with External Feedback
Clock Frequency, Max Toggle
GLB Reg. Setup Time before Clock, 4PT bypass
GLB Reg. Clock to Output Delay, ORP bypass
GLB Reg.
Hold Time after Clock, 4 PT bypass
GLB Reg. Setup Time before Clock
GLB Reg. Clock to Output Delay
GLB Reg. Hold Time after Clock
Ext. Reset Pin to Output Delay
Ext. Reset Pulse Duration
Input to Output Enable
Input to Output Disable
Ext. Sync. Clock Pulse Duration, High
Ext. Sync. Clock Pulse Duration, Low
I/O Reg. Setup Time before Ext. Sync. Clock (Y2, Y3)
I/O Reg. Hold Time after Ext. Sync. Clock (Y2, Y3)
ns
ns
MHz
MHz
MHz
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
t
pd1
t
pd2
f
max (Int.)
f
max (Ext.)
f
max (Tog.)
t
su1
t
co1
t
h1
t
su2
t
co2
t
h2
t
r1
t
rw1
t
en
t
dis
t
wh
t
wl
t
su5
t
h5
1
2
3
5
6
7
9
11
12
13
14
15
16
17
18
19
A
A
–
–
–
–
–
–
–
–
B
C
–
–
–
–
DESCRIPTION
1
PARAMETER
#
2
UNITS
TEST
5
COND.
1
tsu2 + tco1
( )
MIN.
24
30.7
–
–
–
–
16
–
–
18.7
–
22.7
–
26.7
26.7
–
–
–
–
-50
MIN. MAX.
–
–
80
50
100
7
–
–
–
–
–
5
5
2
6.5
-80
Table 2- 0030A-48/80,70,50
MAX.
-70
External Timing Parameters
Over Recommended Operating Conditions
相關(guān)PDF資料
PDF描述
ISPLSI5512VE-100LF256
ISPLSI5512VE-100LF256I Electrically-Erasable Complex PLD
ISPLSI5512VE-100LF388
ISPLSI5512VE-100LF388I Electrically-Erasable Complex PLD
ISPLSI5512VE-125LB272
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
ISPLSI5512VE-100LF256 功能描述:CPLD - 復(fù)雜可編程邏輯器件 RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類(lèi)型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
ISPLSI5512VE-100LF256-80I 制造商:Lattice Semiconductor Corporation 功能描述:
ISPLSI5512VE-100LF256I 功能描述:CPLD - 復(fù)雜可編程邏輯器件 RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類(lèi)型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
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ISPLSI5512VE-100LF388I 功能描述:CPLD - 復(fù)雜可編程邏輯器件 RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類(lèi)型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
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