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參數資料
型號: MC68HC05PV8A
廠商: Motorola, Inc.
英文描述: Low Cost HCMOS Microcontroller(低成本、8位HCMOS微控制器)
中文描述: 低成本HCMOS微控制器(低成本,8位HCMOS微控制器)
文件頁數: 121/196頁
文件大小: 1118K
代理商: MC68HC05PV8A
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Core Timer
Registers
MC68HC(8)05PV8/A
Rev. 1.9
Technical Data
MOTOROLA
Core Timer
121
N
L
R
8.3.2 Computer Operating Properly (COP) Watchdog Reset
The COP watchdog timer function is implemented on this device by
using the output of the RTI circuit and further dividing it by eight. The
minimum COP reset rates are listed in
Table 8-2
. If the COP circuit times
out, an internal reset is generated and the normal reset vector is fetched.
A COP time-out is prevented by clearing bit 0 of address $3FF0. When
the COP is cleared, only the final divide by eight stage (output of the RTI)
is cleared.
8.3.3 Core Timer Counter Register (CTCR)
The timer counter register is a read-only register which contains the
current value of the 8-bit ripple counter at the beginning of the timer
chain. This counter is clocked at f
op
divided by 4 and can be used for
various functions including a software input capture. Extended time
periods can be attained using the TOF function to increment a temporary
RAM storage location thereby simulating a 16-bit (or more) counter.
Table 8-2 Minimum COP Reset Times
Minimum COP Reset Bus Frequency at f
OP
specified:
500 kHz
1.000 MHz
2.000 MHz
RT1:RT0
2.4576 MHz
RATIO
7*2
14
/f
op
7*2
15
/f
op
7*2
16
/f
op
7*2
17
/f
op
00
229.376ms
114.689ms
57.344ms
46.666ms
01
458.752ms
229.376ms
114.689ms
93.333ms
10
917.504ms
458.752ms
229.376ms
186.666ms
11
1835.000ms
917.504ms
458.752ms
373.333ms
$0009
Bit 7
6
5
4
3
2
1
Bit 0
Read:
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
Write:
Reset:
0
0
0
0
0
0
0
0
Figure 8-3 Core Timer Counter Register (CTCR)
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PDF描述
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