- 您現(xiàn)在的位置：買(mǎi)賣(mài)IC網(wǎng) > PDF目錄376280 > PSD854F2V-15 (意法半導(dǎo)體) Flash In-System Programmable (ISP) Peripherals for 8-bit MCUs, 5V PDF資料下載
參數(shù)資料
| 型號(hào)： | PSD854F2V-15 |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | Flash In-System Programmable (ISP) Peripherals for 8-bit MCUs, 5V |
| 中文描述： | Flash在系統(tǒng)可編程（ISP）的周邊8位MCU，5V的 |
| 文件頁(yè)數(shù)： | 95/110頁(yè) |
| 文件大小： | 1737K |
| 代理商： | PSD854F2V-15 |
第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)第16頁(yè)第17頁(yè)第18頁(yè)第19頁(yè)第20頁(yè)第21頁(yè)第22頁(yè)第23頁(yè)第24頁(yè)第25頁(yè)第26頁(yè)第27頁(yè)第28頁(yè)第29頁(yè)第30頁(yè)第31頁(yè)第32頁(yè)第33頁(yè)第34頁(yè)第35頁(yè)第36頁(yè)第37頁(yè)第38頁(yè)第39頁(yè)第40頁(yè)第41頁(yè)第42頁(yè)第43頁(yè)第44頁(yè)第45頁(yè)第46頁(yè)第47頁(yè)第48頁(yè)第49頁(yè)第50頁(yè)第51頁(yè)第52頁(yè)第53頁(yè)第54頁(yè)第55頁(yè)第56頁(yè)第57頁(yè)第58頁(yè)第59頁(yè)第60頁(yè)第61頁(yè)第62頁(yè)第63頁(yè)第64頁(yè)第65頁(yè)第66頁(yè)第67頁(yè)第68頁(yè)第69頁(yè)第70頁(yè)第71頁(yè)第72頁(yè)第73頁(yè)第74頁(yè)第75頁(yè)第76頁(yè)第77頁(yè)第78頁(yè)第79頁(yè)第80頁(yè)第81頁(yè)第82頁(yè)第83頁(yè)第84頁(yè)第85頁(yè)第86頁(yè)第87頁(yè)第88頁(yè)第89頁(yè)第90頁(yè)第91頁(yè)第92頁(yè)第93頁(yè)第94頁(yè)當(dāng)前第95頁(yè)第96頁(yè)第97頁(yè)第98頁(yè)第99頁(yè)第100頁(yè)第101頁(yè)第102頁(yè)第103頁(yè)第104頁(yè)第105頁(yè)第106頁(yè)第107頁(yè)第108頁(yè)第109頁(yè)第110頁(yè)
95/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2
Table 62. Port A Peripheral Data Mode READ Timing (3V devices)
Figure 48. Peripheral I/O WRITE Timing
Table 63. Port A Peripheral Data Mode WRITE Timing (5V devices)
Note: 1. RD has the same timing as DS, LDS, UDS, and PSEN (in 8031 combined mode).
2. WR has the same timing as the E, LDS, UDS, WRL, and WRH signals.
3. Any input used to select Port A Data Peripheral mode.
4. Data is already stable on Port A.
5. Data stable on ADIO pins to data on Port A.
Symbol
Parameter
Conditions
-12
-15
-20
Turbo
Off
Unit
Min
Max
Min
Max
Min
Max
t
AVQV–PA
Address Valid to Data Valid
(Note
3
)
50
50
50
+ 20
ns
t
SLQV–PA
CSI Valid to Data Valid
37
45
50
+ 20
ns
t
RLQV–PA
RD to Data Valid
(Notes
1,4
)
37
40
45
ns
RD to Data Valid 8031 Mode
45
45
50
ns
t
DVQV–PA
Data In to Data Out Valid
38
40
45
ns
t
QXRH–PA
RD Data Hold Time
0
0
0
ns
t
RLRH–PA
RD Pulse Width
(Note
1
)
36
36
46
ns
t
RHQZ–PA
RD to Data High-Z
(Note
1
)
36
40
45
ns
Symbol
Parameter
Conditions
-70
-90
-15
Unit
Min
Max
Min
Max
Min
Max
t
WLQV–PA
WR to Data Propagation Delay
(Note
2
)
25
35
40
ns
t
DVQV–PA
Data to Port A Data Propagation Delay
(Note
5
)
22
30
38
ns
t
WHQZ–PA
WR Invalid to Port A Tri-state
(Note
2
)
20
25
33
ns
tDVQV (PA)
tWLQV (PA)
tWHQZ (PA)
ADDRESS
DATA OUT
A/D BUS
WR
PORT A
DATA OUT
ALE/AS
AI02898
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PSD854F2V-20 | Flash In-System Programmable (ISP) Peripherals for 8-bit MCUs, 5V |
| PSD854F2V-70 | Flash In-System Programmable (ISP) Peripherals for 8-bit MCUs, 5V |
| PSD854F2V-90 | Flash In-System Programmable (ISP) Peripherals for 8-bit MCUs, 5V |
| PSD854F3V-15 | Flash In-System Programmable (ISP) Peripherals for 8-bit MCUs, 5V |
| PSD854F3V-20 | Flash In-System Programmable (ISP) Peripherals for 8-bit MCUs, 5V |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PSD854F2V-90J | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 3.0V 2M 90ns RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| PSD854F2V-90M | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 3.0V 2M 90ns RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| PSD-8M-01 | 制造商:Richco 功能描述:CB SPT REST MNT NAT 8MM SPC |
| PSD913212JIT | 制造商:STMICROELECTRONICS 制造商全稱:STMicroelectronics 功能描述:Flash In-System Programmable ISP Peripherals For 8-bit MCUs |
| PSD913212JT | 制造商:STMICROELECTRONICS 制造商全稱:STMicroelectronics 功能描述:Flash In-System Programmable ISP Peripherals For 8-bit MCUs |
發(fā)布緊急采購(gòu)，3分鐘左右您將得到回復(fù)。