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參數資料
| 型號： | PSD913570MIT |
| 廠商： | 意法半導體 |
| 英文描述： | BBG ECL/TTL CLOCK DRVR; Package: 28 LEAD PLCC; No of Pins: 28; Container: Rail; Qty per Container: 37 |
| 中文描述： | Flash在系統可編程ISP的外設的8位微控制器 |
| 文件頁數： | 80/110頁 |
| 文件大?。?/td> | 1737K |
| 代理商： | PSD913570MIT |
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PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2
80/110
Figure 40. Input to Output Disable / Enable
Table 47. CPLD Combinatorial Timing (5V devices)
Note: 1. Fast Slew Rate output available on PA3-PA0, PB3-PB0, and PD2-PD0. Decrement times by given amount.
Table 48. CPLD Combinatorial Timing (3V devices)
Note: 1. Fast Slew Rate output available on PA3-PA0, PB3-PB0, and PD2-PD0. Decrement times by given amount.
Symbol
Parameter
Conditions
-70
-90
-15
Fast
PT
Aloc
Turbo
Off
Slew
rate
1
Unit
Min
Max
Min
Max
Min
Max
t
PD
CPLD Input Pin/
Feedback to CPLD
Combinatorial Output
20
25
32
+ 2
+ 10
– 2
ns
t
EA
CPLD Input to CPLD
Output Enable
21
26
32
+ 10
– 2
ns
t
ER
CPLD Input to CPLD
Output Disable
21
26
32
+ 10
– 2
ns
t
ARP
CPLD Register Clear
or Preset Delay
21
26
33
+ 10
– 2
ns
t
ARPW
CPLD Register Clear
or Preset Pulse Width
10
20
29
+ 10
ns
t
ARD
CPLD Array Delay
Any
macrocell
11
16
22
+ 2
ns
Symbol
Parameter
Conditions
-12
-15
-20
PT
Aloc
Turbo
Off
Slew
rate
1
Unit
Min
Max
Min
Max
Min
Max
t
PD
CPLD Input Pin/
Feedback to CPLD
Combinatorial Output
40
45
50
+ 4
+ 20
– 6
ns
t
EA
CPLD Input to CPLD
Output Enable
43
45
50
+ 20
– 6
ns
t
ER
CPLD Input to CPLD
Output Disable
43
45
50
+ 20
– 6
ns
t
ARP
CPLD Register Clear
or
Preset Delay
40
43
48
+ 20
– 6
ns
t
ARPW
CPLD Register Clear
or
Preset Pulse Width
25
30
35
+ 20
ns
t
ARD
CPLD Array Delay
Any
macrocell
25
29
33
+ 4
ns
tER
tEA
INPUT
INPUT TO
OUTPUT
ENABLE/DISABLE
AI02863
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