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參數資料
| 型號： | SY100H841 |
| 廠商： | Micrel Semiconductor,Inc. |
| 英文描述： | Single Supply Quad PECL-to-TTL W/Latched Output Enable(單電源 四PECL-TTL電平轉換 鎖存使能輸入的時鐘驅動器) |
| 中文描述： | 單電源四路PECL到TTL電瓦/鎖存輸出使能（單電源四PECL的，的TTL電平轉換鎖存使能輸入的時鐘驅動器） |
| 文件頁數： | 1/6頁 |
| 文件大?。?/td> | 82K |
| 代理商： | SY100H841 |
Pin
Function
G
T
TTL Ground (0V)
V
T
TTL V
CC
(+5.0V)
V
E
ECL V
CC
(+5.0V)
G
E
ECL Ground (0V)
D, D
Signal Input (PECL)
V
BB
V
BB
Reference Output (PECL)
Q
0
- Q
3
Signal Outputs (TTL)
EN
Enable Input (PECL)
LEN
Latch Enable Input
DESCRIPTION
FEATURES
SINGLE SUPPLY QUAD
PECL-TO-TTL W/LATCHED
OUTPUT ENABLE
PIN CONFIGURATION
PIN NAMES
BLOCK DIAGRAM
ClockWorks
SY10H841
SY100H841
Rev.: F
Issue Date: May, 1999
Amendment: /0
The SY10/100H841 are single supply, low skew
translating 1:4 clock drivers.
The devices feature a 24mA TTL output stage, with
AC performance specified into a 50pF load capacitance.
A latch is provided on-chip. When LEN is LOW (or left
open, in which case it is pulled low by the internal pull-
downs) the latch is transparent. A HIGH on the enable
pin (EN) forces all outputs LOW.
As frequencies increase to 40MHz and above, precise
timing and shaping of clock signals becomes extremely
important. The H841 solves several clock distribution
problems such as minimizing skew (300ps), maximizing
clock fanout (24mA drive), and precise duty cycle control
through a proprietary differential internal design.
The 10K version is compatible with 10KH ECL logic
levels. The 100K version is compatible with 100K levels.
I
Translates positive ECL to TTL (PECL-to-TTL)
I
300ps pin-to-pin skew
I
500ps part-to-part skew
I
Differential internal design for increased noise
immunity and stable threshold inputs
I
V
BB
reference output
I
Single supply
I
Enable input
I
Latch enable input
I
Extra TTL and ECL power/ground pins to reduce
cross-talk/noise
I
High drive capability: 24mA each output
I
Fully compatible with industry standard 10K, 100K
I/O levels
I
Available in 16-pin SOIC package
LEN
Q
3
SOIC
Z16-1
1
16
G
T
2
15
G
E
V
E
Q
2
3
14
V
T
4
13
V
T
5
12
Q
1
6
11
V
BB
G
T
7
10
G
T
Q
0
8
9
EN
D
D
D
D
Q
0
Q
1
Q
2
Q
3
V
BB
EN
D
Q
LEN
1
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