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參數資料
型號: SY100S307
廠商: Micrel Semiconductor,Inc.
英文描述: Quint Exclusive OR/NOR Gate(五異或門/異或非門)
中文描述: 昆特異或/或非門(五異或門/異或非門)
文件頁數: 1/5頁
文件大小: 97K
代理商: SY100S307
I
Max. propagation delay of 1000ps
I
I
EE
min. of –58mA
I
Extended supply voltage option:
V
EE
= –4.2V to –5.5V
I
Voltage and temperature compensation for improved
noise immunity
I
Internal 75K
input pull-down resistors
I
50% faster than Fairchild 300K at lower power
I
Function and pinout compatible with Fairchild F100K
I
Available in 24-pin CERPACK and 28-pin PLCC
packages
FEATURES
SY100S307
QUINT EXCLUSIVE
OR/NOR GATE
The SY100S307 is an ultra-fast quint exclusive-OR/
NOR gate designed for use in high-performance ECL
systems. A function output that is the wire-OR result of the
exclusive-OR outputs is also available. The inputs on the
device have 75K
pull-down resistors.
DESCRIPTION
PIN CONFIGURATIONS
O
a
O
a
D
1a
D
2a
O
b
O
b
D
1b
D
2b
O
c
O
c
D
1c
D
2c
O
d
O
d
D
1d
D
2d
O
e
O
e
D
1e
D
2e
F
O
c
O
c
V
CCA
V
CC
V
CC
F
O
d
D
1b
D
2b
V
EE
V
EES
D
1c
D
2c
D
2d
4
3
2
1
28
27
26
12
13
14
15
16
17
18
19
11
20
10
21
9
22
8
23
7
24
6
Top View
PLCC
J28-1
25
5
D
2
D
1
O
a
V
E
O
a
O
b
O
b
D
2
V
E
D
1
O
e
D
1
O
e
O
d
D
2
D
2
D
1
V
E
D
2
D
1
D
2a
D
1a
O
a
O
a
O
b
O
b
D
1d
D
1e
D
2e
O
e
O
e
O
d
18
17
16
15
14
13
1
2
3
4
5
6
7
24
8
23
9
22
10
21
11
20
12
19
Top View
Flatpack
F24-1
V
C
V
C
F
O
c
O
d
O
c
BLOCK DIAGRAM
Rev.: G
Issue Date:
Amendment: /0
July, 1999
Pin
Function
D
na
– D
ne
Data Inputs (n-1...5)
E
Enable Input
O
a
– O
e
Data Outputs
O
a
– O
e
Complementary Data Outputs
V
EES
V
EE
Substrate
V
CCA
V
CCO
for ECL Outputs
PIN NAMES
1
相關PDF資料
PDF描述
SY100S336A ENHANCED 4-STAGE COUNTER/SHIFT REGISTER
SY100S336AFC ENHANCED 4-STAGE COUNTER/SHIFT REGISTER
SY100S336AJC ENHANCED 4-STAGE COUNTER/SHIFT REGISTER
SY100S336AJCTR ENHANCED 4-STAGE COUNTER/SHIFT REGISTER
SY100S839V ±2/4, ±4/5/6 CLOCK GENERATION CHIP
相關代理商/技術參數
參數描述
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