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參數資料
| 型號： | T7633 |
| 廠商： | Lineage Power |
| 英文描述： | Dual T1/E1 3.3 V Short-Haul Terminator(雙T1/E1 3.3V短通信距離終端器) |
| 中文描述： | 雙T1/E1的3.3伏短途終結者（雙T1/E1的3.3短通信距離終端器） |
| 文件頁數： | 1/248頁 |
| 文件大小： | 1459K |
| 代理商： | T7633 |
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Device Advisory
December 1998
T7630 Device Advisory for Version 2.0 of the Device
T7633 Device Advisory for Version 1.0 of the Device
Introduction
This advisory applies to the T7630 Dual T1/E1 5.0 V Short-Haul Terminator and the T7633 Dual T1/E1 3.3 V
Short-Haul Terminator.
Microprocessor Timing Requirements
This section describes a modification to the microprocessor interface timing information to guarantee proper
function of the line interface clear on read status register, LIU_REG0 at address 400 and A00 (hex).
For clear on read (COR) register LIU_REG0 to clear, the chip select (CS) and address value (AD0—AD7 and
A8—A11, or A0—A11) must be active for either of the following intervals after the completion of the read (RD)
or data strobe (DS) pulse.
1. If present, two microprocessor clock (MPCK) cycles.
I
33 MHz maximum
I
3 MHz minimum
2. Two internal SYSCK cycles, if MPCK is not present.
I
The internal SYSCK is a clock at 16 times the line rate (24.704 MHz for DS1, or 32.768 MHz for CEPT).
Two internal SYSCK cycles, at 16 times the line rate, are equivalent to 81 ns for DS1 and 61 ns for CEPT. If
MPCK is present, this time interval can range from 61 ns to 667 ns depending upon the particular repetition
rate selected for MPCK. The microprocessor interface timing table from the May 1998 T7630 Dual T1/E1 5.0 V
Short-Haul Terminator (Terminator-II) Preliminary Data Sheet (DS98-234TIC) and the May 1998 T7633 Dual
T1/E1 3.3 V Short-Haul Terminator Advance Data Sheet (DS98-244TIC) is shown in Table 1, Microprocessor
Interface I/O Timing Specifications on page 2 with the revised timing incorported in the table (notes * and ).
The timing diagrams, which did not change, are shown in Figure 1—Figure 8.
For the case where MPCK is not present, it is recommended that the hold time between the deassertion of RD
or DS and the deassertion of CS be at least 110 ns to provide a safety margin.
This requirement is not specified in the T7630 Preliminary Data Sheet or the T7633 Advance Data Sheet.
The framer portion of the terminator internally latches the decoded register address within its logic for clearing
the framer CORs, and it does not require this timing modification.
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