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參數資料
型號: TS86101G2BVGL
廠商: ATMEL CORP
元件分類: DAC
英文描述: SERIAL INPUT LOADING, 10-BIT DAC, PBGA255
封裝: CBGA-255
文件頁數: 22/57頁
文件大小: 1119K
代理商: TS86101G2BVGL
29
5343C–BDC–03/06
TS86101G2B
8.
Timing Diagram
Figure 8-1.
Simplified Timing Diagram
Note:
All timing parameters are defined under ”Definitions of Terms” on page 35.
0
Jitter = 300 ps p.p. max
Shift Range: 3.1 ns
Data Ready
Shift Select
DSP Clock Out
Clock
Shift
%4
4 x 10
Data In
Data Skew
F = 1.2 GHz
TDSP
Clock Shift
Clock Shift Range:
200 ps to 3.1 ns
(15 steps of 200 ps)
Phi 4
0000
1111
0000
1111
TCW
Tsetup
Thold
Phi 4
TPD
Tconv 1ClockCycle
Data N
Data N + 1
Full-scale
Step
Data N + 2
Data N + 3
Data N -1
Data N - 2
Data N - 4
Data N - 5
Data N - 6
Data N - 7
Data N - 8
Data N - 3
4
Datas In
Port A
Port B
Port C
Port D
Data Ready
(D_CK_T, D_CK_F)
1st Master Latches
Port A and Port B
Port C and Port D
1st Slave Latches
Port A and Port B
Port C and Port D
CW Master Clock
(CW_IN_T, CW_IN_F)
DSP Out
(DSP_CK_T, DSP_CK_F)
2nd Master Latches
Port A and Port B
Port C and Port D
2nd Slave Latches
Port A and Port B
Port C and Port D
4 -> 1 MUX Output
3rd MS DAC Bank
Clock
DAC Bank
3rd Master Latches
DAC Bank
3rd Slave Latches
Analog Output
(OUT_T, OUT_F)
1 Vpp Single on 50
2 VPP Differential on 100
Propagation Delay TPD = Pipeline Delay + TOD = 1 Clock Cycle + TOD
TOD Includes Internal Propagation Delay: (Phi4, Tconv and Package Propagation Delay)
D S P
相關PDF資料
PDF描述
TS86101G2BMGS SERIAL INPUT LOADING, 10-BIT DAC, PBGA255
TS86101G2BMGS PARALLEL, WORD INPUT LOADING, 10-BIT DAC, CBGA255
TS86101G2BVGL PARALLEL, WORD INPUT LOADING, 10-BIT DAC, CBGA255
TS86101G2BCGL PARALLEL, WORD INPUT LOADING, 10-BIT DAC, CBGA255
TSA0801IF 1-CH 8-BIT PROPRIETARY METHOD ADC, PARALLEL ACCESS, PQFP48
相關代理商/技術參數
參數描述
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