- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄98301 > TS86101G2BVGL (E2V TECHNOLOGIES PLC) PARALLEL, WORD INPUT LOADING, 10-BIT DAC, CBGA255 PDF資料下載
參數(shù)資料
| 型號： | TS86101G2BVGL |
| 廠商： | E2V TECHNOLOGIES PLC |
| 元件分類： | DAC |
| 英文描述： | PARALLEL, WORD INPUT LOADING, 10-BIT DAC, CBGA255 |
| 封裝： | HERMETIC SEALED, CERAMIC, BGA-255 |
| 文件頁數(shù)： | 14/57頁 |
| 文件大小： | 1030K |
| 代理商： | TS86101G2BVGL |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁當前第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁
21
0992D–BDC–04/09
e2v semiconductors SAS 2009
TS86101G2B
Figure 5-1.
Device Pinout
5.2
Registering the Input Data
The 4 × 10-bit differential digital input data patterns (port A: [Ai_T, Ai_F], port B: [Bi_T, Bi_F], port C:
[Ci_T, Ci_F] and port D: [Di_T, Di_F]) are loaded in parallel into the first bank of master latches by the
rising edge (hold mode) of the differential Data Ready input (D_CK_T,D_CK_F).
Note:
The Data Ready duty cycle may vary in accordance with the setup and hold times. The digital data and
Data Ready input rates are equivalent to one fourth of the CW_IN master clock frequency. The Data Ready
rising edge must be (approximately) centered within the digital data input pulse – a minimum setup and
hold time between the data and Data Ready must be observed to ensure enough margin for the input data
time jitter and the different systematic skews amongst the data (trace lengths, package skew, etc.).
The registered input data is latched in the second bank of master/slave latches by the rising edge of the
CW_IN master clock divided by 4. For correct operation, a phase relation between Data Ready and the
CW_IN master clock input must be respected (see Figure 5-2).
Figure 5-2.
Data or Data Ready (D-CK) Timing
A0_T; A9_T
A0_F; A9_F
20
D_CK_T
D_CK_F
OUT_T
OUT_F
VEEA
TS86101G2B
DGND
DSP_CK_T
DSP_CK_F
VEED
B0_F; B9_F
B0_T; B9_T
C0_T; C9_T
C0_F; C9_F
D0_F; D9_F
D0_T; D9_T
AGND
VCCD
DIODE
CS_0 CS_3
CW_IN_T
CW_IN_F
20
2
4
Setup + hold time = 1.2 ns max
Hold time = 2.5 ns
Data
D_CK
AOUT
Data N
Data N+1
Data N
Data N+1
Setup time = -1.3 ns
相關PDF資料 |
PDF描述 |
|---|---|
| TS86101G2BCGL | PARALLEL, WORD INPUT LOADING, 10-BIT DAC, CBGA255 |
| TSA0801IF | 1-CH 8-BIT PROPRIETARY METHOD ADC, PARALLEL ACCESS, PQFP48 |
| TSA0801CFT | 1-CH 8-BIT PROPRIETARY METHOD ADC, PARALLEL ACCESS, PQFP48 |
| TSA0801CF | 1-CH 8-BIT PROPRIETARY METHOD ADC, PARALLEL ACCESS, PQFP48 |
| TSA0801IFT | 1-CH 8-BIT PROPRIETARY METHOD ADC, PARALLEL ACCESS, PQFP48 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| TS861AI | 制造商:STMICROELECTRONICS 制造商全稱:STMicroelectronics 功能描述:RAIL TO RAIL MICROPOWER BICMOS COMPARATORS |
| TS861AID | 功能描述:校驗器 IC Single Rail-to-Rail RoHS:否 制造商:STMicroelectronics 產品: 比較器類型: 通道數(shù)量: 輸出類型:Push-Pull 電源電壓-最大:5.5 V 電源電壓-最小:1.1 V 補償電壓（最大值）:6 mV 電源電流（最大值）:1350 nA 響應時間: 最大工作溫度:+ 125 C 安裝風格:SMD/SMT 封裝 / 箱體:SC-70-5 封裝:Reel |
| TS861AIDT | 功能描述:校驗器 IC Single Rail-to-Rail RoHS:否 制造商:STMicroelectronics 產品: 比較器類型: 通道數(shù)量: 輸出類型:Push-Pull 電源電壓-最大:5.5 V 電源電壓-最小:1.1 V 補償電壓（最大值）:6 mV 電源電流（最大值）:1350 nA 響應時間: 最大工作溫度:+ 125 C 安裝風格:SMD/SMT 封裝 / 箱體:SC-70-5 封裝:Reel |
| TS861AILT | 功能描述:校驗器 IC Single Rail-to-Rail RoHS:否 制造商:STMicroelectronics 產品: 比較器類型: 通道數(shù)量: 輸出類型:Push-Pull 電源電壓-最大:5.5 V 電源電壓-最小:1.1 V 補償電壓（最大值）:6 mV 電源電流（最大值）:1350 nA 響應時間: 最大工作溫度:+ 125 C 安裝風格:SMD/SMT 封裝 / 箱體:SC-70-5 封裝:Reel |
| TS861AIN | 功能描述:校驗器 IC Single Rail-to-Rail RoHS:否 制造商:STMicroelectronics 產品: 比較器類型: 通道數(shù)量: 輸出類型:Push-Pull 電源電壓-最大:5.5 V 電源電壓-最小:1.1 V 補償電壓（最大值）:6 mV 電源電流（最大值）:1350 nA 響應時間: 最大工作溫度:+ 125 C 安裝風格:SMD/SMT 封裝 / 箱體:SC-70-5 封裝:Reel |
發(fā)布緊急采購，3分鐘左右您將得到回復。