- 您現在的位置：買賣IC網 > PDF目錄98301 > TS86101G2BVGL (E2V TECHNOLOGIES PLC) PARALLEL, WORD INPUT LOADING, 10-BIT DAC, CBGA255 PDF資料下載
參數資料
| 型號： | TS86101G2BVGL |
| 廠商： | E2V TECHNOLOGIES PLC |
| 元件分類： | DAC |
| 英文描述： | PARALLEL, WORD INPUT LOADING, 10-BIT DAC, CBGA255 |
| 封裝： | HERMETIC SEALED, CERAMIC, BGA-255 |
| 文件頁數： | 15/57頁 |
| 文件大?。?/td> | 1030K |
| 代理商： | TS86101G2BVGL |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁當前第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁
22
0992D–BDC–04/09
TS86101G2B
e2v semiconductors SAS 2009
Figure 5-3.
Data to Data Clock Forbidden Area
5.3
Phase Relationship Between Data Ready and CW_IN Clock Input
There is a forbidden time range in the phase relation between Data Ready and the CW_IN master clock.
This forbidden zone occurs when active rising edges of CW_IN and Data Ready do not comply with the
setup and hold times (see Figure 5-4 on page 22). Within this forbidden zone, the data is stored in the
second bank of master latches at the time when the first outputs of slave latches switch (acquisition of
next incoming data). Within this critical time range of 600 ps, data pattern throughput transmission errors
may occur.
To satisfy setup and hold times, the phase of the Data Ready input (D_CK_T to D_CK_F) can be
adjusted by choosing one of the 16 DSP clock shift positions (assuming that the DSP providing the data
and Data Ready signals to the MUXDAC is clocked by the MUXDAC DSP clock’s output signal).
Figure 5-4.
Data Ready (D_CK) to CW_IN Master Clock Timing
If the D_CK clock edge occurs within the forbidden zone, there is an ambiguity on the data to be trans-
ferred from the first to the second bank of latch (data N or data N + 1).
Tsetup
Thold
Tsetup
Thold
Tsetup
Tthold
allowed
1.2 ns max
forbidden
Data
Clock
forbidden
Thold
Tsetup
CW_IN
D_CK
Forbidden area for rising edge
of D_CK = 600 ps max
2.5 ns
3.1 ns
1
2
相關PDF資料 |
PDF描述 |
|---|---|
| TS86101G2BCGL | PARALLEL, WORD INPUT LOADING, 10-BIT DAC, CBGA255 |
| TSA0801IF | 1-CH 8-BIT PROPRIETARY METHOD ADC, PARALLEL ACCESS, PQFP48 |
| TSA0801CFT | 1-CH 8-BIT PROPRIETARY METHOD ADC, PARALLEL ACCESS, PQFP48 |
| TSA0801CF | 1-CH 8-BIT PROPRIETARY METHOD ADC, PARALLEL ACCESS, PQFP48 |
| TSA0801IFT | 1-CH 8-BIT PROPRIETARY METHOD ADC, PARALLEL ACCESS, PQFP48 |
相關代理商/技術參數 |
參數描述 |
|---|---|
| TS861AI | 制造商:STMICROELECTRONICS 制造商全稱:STMicroelectronics 功能描述:RAIL TO RAIL MICROPOWER BICMOS COMPARATORS |
| TS861AID | 功能描述:校驗器 IC Single Rail-to-Rail RoHS:否 制造商:STMicroelectronics 產品: 比較器類型: 通道數量: 輸出類型:Push-Pull 電源電壓-最大:5.5 V 電源電壓-最小:1.1 V 補償電壓（最大值）:6 mV 電源電流（最大值）:1350 nA 響應時間: 最大工作溫度:+ 125 C 安裝風格:SMD/SMT 封裝 / 箱體:SC-70-5 封裝:Reel |
| TS861AIDT | 功能描述:校驗器 IC Single Rail-to-Rail RoHS:否 制造商:STMicroelectronics 產品: 比較器類型: 通道數量: 輸出類型:Push-Pull 電源電壓-最大:5.5 V 電源電壓-最小:1.1 V 補償電壓（最大值）:6 mV 電源電流（最大值）:1350 nA 響應時間: 最大工作溫度:+ 125 C 安裝風格:SMD/SMT 封裝 / 箱體:SC-70-5 封裝:Reel |
| TS861AILT | 功能描述:校驗器 IC Single Rail-to-Rail RoHS:否 制造商:STMicroelectronics 產品: 比較器類型: 通道數量: 輸出類型:Push-Pull 電源電壓-最大:5.5 V 電源電壓-最小:1.1 V 補償電壓（最大值）:6 mV 電源電流（最大值）:1350 nA 響應時間: 最大工作溫度:+ 125 C 安裝風格:SMD/SMT 封裝 / 箱體:SC-70-5 封裝:Reel |
| TS861AIN | 功能描述:校驗器 IC Single Rail-to-Rail RoHS:否 制造商:STMicroelectronics 產品: 比較器類型: 通道數量: 輸出類型:Push-Pull 電源電壓-最大:5.5 V 電源電壓-最小:1.1 V 補償電壓（最大值）:6 mV 電源電流（最大值）:1350 nA 響應時間: 最大工作溫度:+ 125 C 安裝風格:SMD/SMT 封裝 / 箱體:SC-70-5 封裝:Reel |
發布緊急采購，3分鐘左右您將得到回復。