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參數資料
| 型號： | XC3S500E-4PQG208C |
| 廠商： | Xilinx Inc |
| 文件頁數： | 61/227頁 |
| 文件大小： | 0K |
| 描述： | IC SPARTAN-3E FPGA 500K 208-PQFP |
| 產品培訓模塊： | FPGAs Spartan3 |
| 標準包裝： | 24 |
| 系列： | Spartan®-3E |
| LAB/CLB數： | 1164 |
| 邏輯元件/單元數： | 10476 |
| RAM 位總計： | 368640 |
| 輸入/輸出數： | 158 |
| 門數： | 500000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 208-BFQFP |
| 供應商設備封裝： | 208-PQFP（28x28） |
| 配用： | 122-1536-ND - KIT STARTER SPARTAN-3E |
| 其它名稱： | 122-1520 |
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Spartan-3E FPGA Family: DC and Switching Characteristics
DS312 (v4.1) July 19, 2013
Product Specification
153
Table 121: Configuration Timing Requirements for Attached Parallel NOR Flash
Symbol
Description
Requirement
Units
TCE (tELQV)
Parallel NOR Flash PROM chip-select
time
ns
TOE (tGLQV)
Parallel NOR Flash PROM
output-enable time
ns
TACC (tAVQV)
Parallel NOR Flash PROM read
access time
ns
TBYTE (tFLQV, tFHQV) For x8/x16 PROMs only: BYTE# to
output valid time(3)
ns
Notes:
1.
These requirements are for successful FPGA configuration in BPI mode, where the FPGA provides the CCLK frequency. The post
configuration timing can be different to support the specific needs of the application loaded int o the FPGA and the resulting clock source.
2.
Subtract additional printed circuit board routing delay as required by the application.
3.
The initial BYTE# timing can be extended using an external, appropriately sized pull-down resistor on the FPGA’s LDC2 pin. The resistor
value also depends on whether the FPGA’s HSWAP pin is High or Low.
Table 122: MultiBoot Trigger (MBT) Timing
Symbol
Description
Minimum
Maximum
Units
TMBT
MultiBoot Trigger (MBT) Low pulse width required to initiate MultiBoot
reconfiguration
300
∞
ns
Notes:
1.
MultiBoot re-configuration starts on the rising edge after MBT is Low for at least the prescribed minimum period.
T
CE
T
INITADDR
≤
T
OE
T
INITADDR
≤
T
ACC
0.5T
CCLKn min
()
T
CCO
T
DCC
PCB
–
≤
T
BYTE
T
INITADDR
≤
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PDF描述 |
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