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參數資料
| 型號： | A40MX04-FPL84 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 547 CLBS, 6000 GATES, 48 MHz, PQCC84 |
| 封裝： | PLASTIC, LCC-84 |
| 文件頁數： | 100/124頁 |
| 文件大小： | 3142K |
| 代理商： | A40MX04-FPL84 |
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40MX and 42MX FPGA Families
v6.1
1-71
Input Module Predicted Routing Delays2
tIRD1
FO=1 Routing Delay
2.0
2.2
2.5
2.9
4.1
ns
tIRD2
FO=2 Routing Delay
2.3
2.6
2.9
3.4
4.8
ns
tIRD3
FO=3 Routing Delay
2.6
2.9
3.3
3.9
5.5
ns
tIRD4
FO=4 Routing Delay
3.0
3.3
3.8
4.4
6.2
ns
tIRD8
FO=8 Routing Delay
4.3
4.8
5.5
6.4
9.0
ns
Global Clock Network
tCKH
Input LOW to HIGH
FO=32
FO=635
2.7
3.0
3.3
3.4
3.8
4.0
4.4
5.6
6.2
ns
tCKL
Input HIGH to LOW
FO=32
FO=635
3.8
4.9
4.2
5.4
4.8
6.1
5.6
7.2
7.8
10.1
ns
tPWH
Minimum Pulse
Width HIGH
FO=32
FO=635
1.8
2.0
2.2
2.5
2.6
2.9
3.6
4.1
ns
tPWL
Minimum Pulse
Width LOW
FO=32
FO=635
1.8
2.0
2.2
2.5
2.6
2.9
3.6
4.1
ns
tCKSW
Maximum Skew
FO=32
FO=635
0.8
0.9
1.0
1.4
ns
tSUEXT
Input Latch External
Set-Up
FO=32
FO=635
0.0
ns
tHEXT
Input Latch External
Hold
FO=32
FO=635
2.8
3.3
3.2
3.7
3.6
4.2
4.9
5.9
6.9
ns
tP
Minimum Period
(1/fMAX)
FO=32
FO=635
5.5
6.0
6.1
6.6
7.2
7.6
8.3
12.7
13.8
ns
fMAX
Maximum Datapath
Frequency
FO=32
FO=635
180
166
164
151
139
131
121
79
73
MHz
TTL Output Module Timing5
tDLH
Data-to-Pad HIGH
2.6
2.8
3.2
3.8
5.3
ns
tDHL
Data-to-Pad LOW
3.0
3.3
3.7
4.4
6.2
ns
tENZH
Enable Pad Z to HIGH
2.7
3.0
3.3
3.9
5.5
ns
tENZL
Enable Pad Z to LOW
3.0
3.3
3.7
4.3
6.1
ns
tENHZ
Enable Pad HIGH to Z
5.3
5.8
6.6
7.8
10.9
ns
Table 38
A42MX36 Timing Characteristics (Nominal 5.0V Operation)
(Worst-Case Commercial Conditions, VCCA = 4.75V, TJ = 70°C)
‘–3’ Speed
‘–2’ Speed
‘–1’ Speed
‘Std’ Speed
‘–F’ Speed
Parameter Description
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max. Units
Notes:
1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
device performance. Post-route timing analysis or simulation is required to determine actual performance.
3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be
obtained from the Timer utility.
4. Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input. External setup/
hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to
the G input subtracts (adds) to the internal setup (hold) time.
5. Delays based on 35 pF loading.
相關PDF資料 |
PDF描述 |
|---|---|
| A40MX04-FPQ100X79 | FPGA, 547 CLBS, 6000 GATES, 48 MHz, PQFP100 |
| A40MX04-FPQ100 | FPGA, 547 CLBS, 6000 GATES, 48 MHz, PQFP100 |
| A40MX04-FVQ80X79 | FPGA, 547 CLBS, 6000 GATES, 48 MHz, PQFP80 |
| A40MX04-FVQ80 | FPGA, 547 CLBS, 6000 GATES, 48 MHz, PQFP80 |
| A40MX04-PL44IX79 | FPGA, 547 CLBS, 6000 GATES, 80 MHz, PQCC44 |
相關代理商/技術參數 |
參數描述 |
|---|---|
| A40MX04-FPL84I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| A40MX04-FPL84M | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
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| A40MX04-FPLG68 | 功能描述:IC FPGA MX SGL CHIP 6K 68-PLCC RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現場可編程門陣列） 系列:MX 標準包裝:152 系列:IGLOO PLUS LAB/CLB數:- 邏輯元件/單元數:792 RAM 位總計:- 輸入/輸出數:120 門數:30000 電源電壓:1.14 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 85°C 封裝/外殼:289-TFBGA，CSBGA 供應商設備封裝:289-CSP（14x14） |
| A40MX04-FPLG84 | 功能描述:IC FPGA MX SGL CHIP 6K 84-PLCC RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現場可編程門陣列） 系列:MX 標準包裝:152 系列:IGLOO PLUS LAB/CLB數:- 邏輯元件/單元數:792 RAM 位總計:- 輸入/輸出數:120 門數:30000 電源電壓:1.14 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 85°C 封裝/外殼:289-TFBGA，CSBGA 供應商設備封裝:289-CSP（14x14） |
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