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參數資料
| 型號： | AD7724 |
| 廠商： | Analog Devices, Inc. |
| 英文描述： | Dual CMOS Modulators |
| 中文描述： | 調制器雙通道CMOS |
| 文件頁數： | 4/14頁 |
| 文件大小： | 552K |
| 代理商： | AD7724 |
REV. A
AD7724
TIMING CHARACTERISTICS
–4–
Limit at T
MIN
, T
MAX
(A Version)
Parameter
Unit
Conditions/Comments
f
MCLK
100
15
67
0.45
×
t
MCLK
0.45
×
t
MCLK
15
10
10
20
×
t
MCLK
kHz min
MHz max
ns min
ns min
ns min
ns min
ns min
ns min
ns max
Master Clock Frequency
13 MHz for Specified Performance
Master Clock Period
Master Clock Input High Time
Master Clock Input Low Time
Data Hold Time After SCLK Rising Edge
RESET Pulsewidth
RESET Low Time Before MCLK Rising
DVAL High Delay After RESET Low
t
1
t
2
t
3
t
4
t
5
t
6
t
7
NOTE
Guaranteed by design.
TO
OUTPUT
PIN
C
L
50pF
I
200
m
A
I
1.6mA
1.6V
Figure 2. Load Circuit for Access Time and Bus Relinquish Time
SCLK (O)
DATA (O)
t
1
t
2
t
3
t
4
NOTE:
O SIGNIFIES AN OUTPUT
Figure 3. Data Timing
t
5
MCLK (I)
RESET (I)
DVAL (O)
t
6
t
7
NOTE:
I SIGNIFIES AN INPUT
O SIGNIFIES AN OUTPUT
Figure 4. RESET Timing
(AVDD = 5 V
6
5%; DVDD = 5 V
6
5%; DVDD1 = 3 V
6
5%; AGND = DGND = 0 V, REF2A =
REF2B = 2.5 V, unless otherwise noted)
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