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參數資料
| 型號： | AD7729 |
| 廠商： | Analog Devices, Inc. |
| 英文描述： | Dual Sigma-Delta ADC with Auxiliary DAC |
| 中文描述： | 雙Σ-Δ型ADC輔助DAC |
| 文件頁數： | 5/16頁 |
| 文件大小： | 142K |
| 代理商： | AD7729 |
AD7729
–5–
REV. 0
TIMING DIAGRAMS
t
10
ASE (I)
ASCLK (O)
ASDIFS (I)
ASDOFS (O)
ASDI (I)
ASDO (O)
THREE-STATE
THREE-STATE
THREE-STATE
D9
D8
A1
A0
D9
D8
D7
D8
D9
A0
A1
A2
D9
t
10
t
11
t
13
t
12
t
14
t
15
t
16
NOTE
I = INPUT, O = OUTPUT
t
17
t
11
Figure 6. Auxiliary Serial Port ASPORT
t
18
BSE (I)
BSCLK (O)
BSDIFS (I)
BSDOFS (O)
BSDI (I)
BSDO (O)
THREE-STATE
THREE-STATE
THREE-STATE
D9
D8
A1
A0
D9
D8
D7
D8
D9
A0
A1
A2
D9
t
18
t
19
t
19
t
21
t
20
t
22
t
23
t
24
NOTE
I = INPUT, O = OUTPUT
t
25
Figure 7. Baseband Serial Port BSPORT
t
1
t
2
t
3
Figure 2. Clock Timing
100
m
A
I
OL
TO OUTPUT PIN
+2.1V
100
m
A
I
OH
C
L
15pF
Figure 3. Load Circuit for Timing Specifications
t
6
t
4
t
1
t
3
t
2
t
5
MCLK
*ASCLK
*ASCLK IS INDIVIDUALLY PROGRAMMABLE IN FREQUENCY
(MCLK/4 SHOWN HERE).
Figure 4. ASCLK
t
9
t
7
t
1
t
3
t
2
t
8
MCLK
*BSCLK
*BSCLK IS INDIVIDUALLY PROGRAMMABLE IN FREQUENCY
(MCLK/4 SHOWN HERE).
Figure 5. BSCLK
相關PDF資料 |
PDF描述 |
|---|---|
| AD7729AR | Dual Sigma-Delta ADC with Auxiliary DAC |
| AD7729ARU | Dual Sigma-Delta ADC with Auxiliary DAC |
| AD7730LBR | Bridge Transducer ADC |
| AD7730LBRU | Bridge Transducer ADC |
| AD7730 | Bridge Transducer ADC |
相關代理商/技術參數 |
參數描述 |
|---|---|
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