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參數資料
| 型號： | ADAU1702 |
| 廠商： | Analog Devices, Inc. |
| 英文描述： | SigmaDSP 28-56-Bit Audio Processor with Two ADCs and Four DACs |
| 中文描述： | SigmaDSP的28 - 56位音頻處理器雙ADC和4個DAC |
| 文件頁數： | 5/52頁 |
| 文件大小： | 773K |
| 代理商： | ADAU1702 |
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ADAU1702
REGULATOR
Rev. 0 | Page 5 of 52
Table 6. Regulator
1
Parameter
DVDD Voltage
1
Regulator specifications are calculated using a Zetex Semiconductors FZT953 transistor in the circuit.
DIGITAL TIMING SPECIFICATIONS
Min
1.7
Typ
1.8
Max
1.84
Unit
V
Table 7. Digital Timing
1
Parameter
MASTER CLOCK
t
MP
t
MP
t
MP
t
MP
SERIAL PORT
t
BIL
t
BIH
t
LIS
t
LIH
t
SIS
t
SIH
t
LOS
t
LOH
t
TS
t
SODS
t
SODM
SPI PORT
f
CCLK
t
CCPL
t
CCPH
t
CLS
t
CLH
t
CLPH
t
CDS
t
CDH
t
COD
I
2
C PORT
f
SCL
t
SCLH
t
SCLL
t
SCS
t
SCH
t
DS
t
SCR
t
SCF
t
SDR
t
SDF
t
BFT
Limit
Unit
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
MHz
ns
ns
ns
ns
ns
ns
ns
ns
kHz
μs
μs
μs
μs
ns
ns
ns
ns
ns
Description
MCLK period, 512 f
S
mode.
MCLK period, 384 f
S
mode.
MCLK period, 256 f
S
mode.
MCLK period, 64 f
S
mode.
INPUT_BCLK low pulse width.
INPUT_BCLK high pulse width.
INPUT_LRCLK setup. Time to INPUT_BCLK rising.
INPUT_LRCLK hold. Time from INPUT_BCLK rising.
SDATA_INx setup. Time to BCLK_IN rising.
SDATA_INx hold. Time from BCLK_IN rising.
OUTPUT_LRCLK setup in slave mode.
OUTPUT_LRCLK hold in slave mode.
OUTPUT_BCLK falling to OUTPUT_LRCLK timing skew.
SDATA_OUTx delay. Time from OUTPUT_BCLK falling in slave mode.
SDATA_OUTx delay. Time from OUTPUT_BCLK falling in master mode.
CCLK frequency.
CCLK pulse width low.
CCLK pulse width high.
CLATCH setup. Time to CCLK rising.
CLATCH hold. Time from CCLK rising.
CLATCH pulse width high.
CDATA setup. Time to CCLK rising.
CDATA hold. Time from CCLK rising.
COUT delay. Time from CCLK falling.
SCL frequency.
SCL high.
SCL low.
Setup time, relevant for repeated start condition.
Hold time. After this period, the first clock is generated.
Data setup time.
SCL rise time.
SCL fall time.
SDA rise time.
SDA fall time.
Bus-free time. Time between stop and start.
T
MIN
36
48
73
291
40
40
10
10
10
10
10
10
80
80
0
100
80
0
80
0.6
1.3
0.6
0.6
100
0.6
T
MAX
244
366
488
1953
5
40
40
6.25
101
400
300
300
300
300
相關PDF資料 |
PDF描述 |
|---|---|
| ADAU1702JSTZ | SigmaDSP 28-56-Bit Audio Processor with Two ADCs and Four DACs |
| ADAU1702JSTZ-RL | SigmaDSP 28-56-Bit Audio Processor with Two ADCs and Four DACs |
| ADC912A | CMOS Microprocessor-Compatible 12-Bit A/D Converter |
| ADC912AFP | CMOS Microprocessor-Compatible 12-Bit A/D Converter |
| ADC912AFS | CMOS Microprocessor-Compatible 12-Bit A/D Converter |
相關代理商/技術參數 |
參數描述 |
|---|---|
| ADAU1702JSTZ | 功能描述:IC AUDIO PROC 2ADC/4DAC 48-LQFP RoHS:是 類別:集成電路 (IC) >> 線性 - 音頻處理 系列:SigmaDSP® 其它有關文件:STA321 View All Specifications 標準包裝:1 系列:Sound Terminal™ 類型:音頻處理器 應用:數字音頻 安裝類型:表面貼裝 封裝/外殼:64-LQFP 裸露焊盤 供應商設備封裝:64-LQFP EP（10x10） 包裝:Digi-Reel® 其它名稱:497-11050-6 |
| ADAU1702JSTZ-RL | 功能描述:IC AUDIO PROC 2ADC/4DAC 48-LQFP RoHS:是 類別:集成電路 (IC) >> 線性 - 音頻處理 系列:SigmaDSP® 其它有關文件:STA321 View All Specifications 標準包裝:1 系列:Sound Terminal™ 類型:音頻處理器 應用:數字音頻 安裝類型:表面貼裝 封裝/外殼:64-LQFP 裸露焊盤 供應商設備封裝:64-LQFP EP（10x10） 包裝:Digi-Reel® 其它名稱:497-11050-6 |
| ADAU1761 | 制造商:AD 制造商全稱:Analog Devices 功能描述:SigmaDSP Stereo, Low Power, 96 kHz, 24-Bit Audio Codec with Integrated PLL |
| ADAU1761BCPZ | 功能描述:IC SIGMADSP CODEC PLL 32LFCSP RoHS:是 類別:集成電路 (IC) >> 接口 - 編解碼器 系列:SigmaDSP® 標準包裝:2,500 系列:- 類型:PCM 數據接口:PCM 音頻接口 分辨率（位）:15 b ADC / DAC 數量:1 / 1 三角積分調變:是 S/N 比，標準 ADC / DAC (db):- 動態范圍，標準 ADC / DAC (db):- 電壓 - 電源，模擬:2.7 V ~ 3.3 V 電壓 - 電源，數字:2.7 V ~ 3.3 V 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:80-VFBGA 供應商設備封裝:80-BGA MICROSTAR JUNIOR（5x5） 包裝:帶卷 (TR) 其它名稱:296-21257-2 |
| ADAU1761BCPZ | 制造商:Analog Devices 功能描述:IC, AUDIO CODEC, 24BIT, 96KHZ, LFCSP-32 |
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