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參數資料
| 型號： | ADMC401-PB |
| 廠商： | Analog Devices, Inc. |
| 英文描述： | Single-Chip, DSP-Based High Performance Motor Controller |
| 中文描述： | 單芯片，基于DSP的高性能電機控制器 |
| 文件頁數： | 7/60頁 |
| 文件大小： | 417K |
| 代理商： | ADMC401-PB |
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ADMC401
–7–
REV. B
Parameter
Bus Request/Grant
Timing Requirements
:
t
BH
t
BS
Switching Characteristics
:
t
SD
Min
Max
Unit
BR
Hold after CLKOUT High
1
BR
Setup before CLKOUT Low
1
0.25t
CK
+2
0.25t
CK
+ 17
ns
ns
CLKOUT High to
DMS
,
PMS
,
BMS
,
RD
,
WR
Disable
DMS
,
PMS
,
BMS
,
RD
,
WR
Disable to
BG
Low
BG
High to
DMS
,
PMS
,
BMS
,
RD
,
WR
Enable
DMS
,
PMS
,
BMS
,
RD
,
WR
Enable to CLKOUT High
DMS
,
PMS
,
BMS
,
RD
,
WR
Disable to
BGH
Low
2
BGH
High to
DMS
,
PMS
,
BMS
,
RD
,
WR
Enable
2
0.25t
CK
+ 10
ns
t
SDB
0
ns
t
SE
0
ns
t
SEC
0.25t
CK
– 7
ns
t
SDBH
0
ns
t
SEH
0
ns
NOTES
1
BR
is an asynchronous signal. If
BR
meets the setup/hold requirements, it will be recognized during the current clock cycle; otherwise the signal will be recognized
on the following cycle. Refer to the
ADSP-2100 Family User’s Manual,
Third Edition for
BR
/
BG
cycle relationships.
2
BGH
is asserted when the bus is granted and the processor requires control of the bus to continue.
BR
CLKOUT
PMS
,
DMS
BMS
,
RD
WR
BG
CLKOUT
BGH
t
BH
t
BS
t
SD
t
SDB
t
SDBH
t
SEH
t
SE
t
SEC
Figure 3. Bus Request–Bus Grant
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數 |
參數描述 |
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