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參數資料
| 型號： | ADSP-21060 |
| 廠商： | Analog Devices, Inc. |
| 英文描述： | ADSP-2106x SHARC DSP Microcomputer Family |
| 中文描述： | 的ADSP - 2106x SHARC處理器DSP的微機家庭 |
| 文件頁數： | 29/47頁 |
| 文件大?。?/td> | 366K |
| 代理商： | ADSP-21060 |
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ADSP-21060/ADSP-21060L
–29–
REV. D
ADSP-21060
Min
ADSP-21060L
Min
Parameter
Max
Max
Units
Timing Requirements:
t
STSCK
t
HTSCK
SBTS
Setup before CLKIN
SBTS
Hold before CLKIN
12 + DT/2
12 + DT/2
ns
ns
6 + DT/2
6 + DT/2
Switching Characteristics:
t
MIENA
Address/Select Enable after CLKIN
t
MIENS
Strobes Enable after CLKIN
1
t
MIENHG
HBG
Enable after CLKIN
t
MITRA
Address/Select Disable after CLKIN
t
MITRS
Strobes Disable after CLKIN
1
t
MITRHG
HBG
Disable after CLKIN
t
DATEN
Data Enable after CLKIN
2
t
DATTR
Data Disable after CLKIN
2
t
ACKEN
ACK Enable after CLKIN
2
t
ACKTR
ACK Disable after CLKIN
2
t
ADCEN
ADRCLK Enable after CLKIN
t
ADCTR
ADRCLK Disable after CLKIN
t
MTRHBG
Memory Interface Disable before
HBG
Low
3
t
MENHBG
Memory Interface Enable after
HBG
High
3
–1.5 – DT/8
–1.5 – DT/8
–1.5 – DT/8
–1.25 – DT/8
–1.5 – DT/8
–1.5 – DT/8
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
0 – DT/4
1.5 – DT/4
2.0 – DT/4
0 – DT/4
1.5 – DT/4
2.0 – DT/4
9 + 5DT/16
0 – DT/8
7.5 + DT/4
–1 – DT/8
–2 – DT/8
9 + 5DT/16
0 – DT/8
7.5 + DT/4
–1 – DT/8
–2 – DT/8
7 – DT/8
7 – DT/8
6 – DT/8
6 – DT/8
8 – DT/4
8 – DT/4
0 + DT/8
0 + DT/8
ns
19 + DT
19 + DT
ns
NOTES
1
Strobes =
RD
,
WR
,
SW
, PAGE,
DMAG
.
2
In addition to bus master transition cycles, these specs also apply to bus master and bus slave synchronous read/write.
3
Memory Interface = Address,
RD
,
WR
,
MS
x,
SW
,
HBG
, PAGE,
DMAG
x,
BMS
(in EPROM boot mode).
Three-State Timing—Bus Master, Bus Slave,
HBR
,
SBTS
These specifications show how the memory interface is disabled
(stops driving) or enabled (resumes driving) relative to CLKIN
CLKIN
SBTS
ACK
t
MITRA,
t
MITRS,
t
MITRHG
t
STSCK
t
HTSCK
t
DATTR
t
DATEN
t
ACKTR
t
ACKEN
t
ADCTR
t
ADCEN
ADRCLK
DATA
t
MIENA,
t
MIENS,
t
MIENHG
MEMORY
INTERFACE
Figure 19a. Three-State Timing (Bus Transition Cycle,
SBTS
Assertion)
MEMORY
INTERFACE
t
MENHBG
t
MTRHBG
HBG
MEMORY INTERFACE = ADDRESS,
RD
,
WR
,
MS
x,
SW
, PAGE,
DMAG
x.
BMS
(IN EPROM BOOT MODE)
Figure 19b. Three-State Timing (Host Transition Cycle)
and the
SBTS
pin. This timing is applicable to bus master tran-
sition cycles (BTC) and host transition cycles (HTC) as well as
the
SBTS
pin.
相關PDF資料 |
PDF描述 |
|---|---|
| ADSP-21060L | ADSP-2106x SHARC DSP Microcomputer Family |
| ADSP-21060LAB-160 | ADSP-2106x SHARC DSP Microcomputer Family |
| ADSP-21060KS-133 | ADSP-2106x SHARC DSP Microcomputer Family |
| ADSP-21060KS-160 | ADSP-2106x SHARC DSP Microcomputer Family |
| ADSP-21060LKB-160 | RES, 2.2 K SM CHIP 5% 50V 1/16 WATT, 0603 |
相關代理商/技術參數 |
參數描述 |
|---|---|
| ADSP-210602 | 制造商:AD 制造商全稱:Analog Devices 功能描述:High performance signal processor for communications graphics and imaging applications |
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| ADSP-21060CW-160 | 功能描述:IC DSP CONTROLLER 32BIT 240CQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - DSP（數字式信號處理器） 系列:SHARC® 標準包裝:2 系列:StarCore 類型:SC140 內核 接口:DSI，以太網，RS-232 時鐘速率:400MHz 非易失內存:外部 芯片上RAM:1.436MB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:-40°C ~ 105°C 安裝類型:表面貼裝 封裝/外殼:431-BFBGA，FCBGA 供應商設備封裝:431-FCPBGA（20x20） 包裝:托盤 |
| ADSP-21060CWZ-133 | 制造商:Analog Devices 功能描述:DSP FLOATING PT 32BIT 33MHZ 240CQFP - Trays |
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