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參數資料
型號: ADSP-21060L
廠商: Analog Devices, Inc.
英文描述: ADSP-2106x SHARC DSP Microcomputer Family
中文描述: 的ADSP - 2106x SHARC處理器DSP的微機家庭
文件頁數: 25/47頁
文件大小: 366K
代理商: ADSP-21060L
ADSP-21060/ADSP-21060L
–25–
REV. D
ADSP-21060
Min
ADSP-21060L
Min
Parameter
Max
Max
Units
Timing Requirements:
t
HBGRCSV
HBG
Low to
RD
/
WR
/
CS
Valid
1
t
SHBRI
HBR
Setup before CLKIN
2
t
HHBRI
HBR
Hold before CLKIN
2
t
SHBGI
HBG
Setup before CLKIN
t
HHBGI
HBG
Hold before CLKIN High
t
SBRI
BR
x,
CPA
Setup before CLKIN
3
t
HBRI
BR
x,
CPA
Hold before CLKIN High
t
SRPBAI
RPBA Setup before CLKIN
t
HRPBAI
RPBA Hold before CLKIN
20+ 5DT/4
20+ 5DT/4
ns
ns
ns
ns
ns
ns
ns
ns
ns
20 + 3DT/4
20 + 3DT/4
14 + 3DT/4
14 + 3DT/4
13 + DT/2
13 + DT/2
6 + DT/2
6 + DT/2
13 + DT/2
13 + DT/2
6 + DT/2
6 + DT/2
21 + 3DT/4
21 + 3DT/4
12 + 3DT/4
12 + 3DT/4
Switching Characteristics:
t
DHBGO
HBG
Delay after CLKIN
t
HHBGO
HBG
Hold after CLKIN
t
DBRO
BR
x Delay after CLKIN
t
HBRO
BR
x Hold after CLKIN
t
DCPAO
CPA
Low Delay after CLKIN
t
TRCPA
CPA
Disable after CLKIN
t
DRDYCS
REDY (O/D) or (A/D) Low from
CS
and
HBR
Low
4
t
TRDYHG
REDY (O/D) Disable or REDY (A/D)
High from
HBG
4
t
ARDYTR
REDY (A/D) Disable from
CS
or
HBR
High
4
7 – DT/8
7 – DT/8
ns
ns
ns
ns
ns
ns
–2 – DT/8
–2 – DT/8
7 – DT/8
7 – DT/8
–2 – DT/8
–2 – DT/8
8 – DT/8
4.5 – DT/8
8 – DT/8
4.5 – DT/8
–2 – DT/8
–2 – DT/8
8.5
9.25
ns
44 + 23DT/16
44 + 23DT/16
ns
10
10
ns
NOTES
1
For first asynchronous access after
HBR
and
CS
asserted, ADDR
31-0
must be a non-MMS value 1/2 t
CK
before
RD
or
WR
goes low or by t
HBGRCSV
after
HBG
goes
low. This is easily accomplished by driving an upper address signal high when
HBG
is asserted. See the “Host Processor Control of the ADSP-2106x” section in the
ADSP-2106x SHARC User’s Manual, Second Edition
.
2
Only required for recognition in the current cycle.
3
CPA
assertion must meet the setup to CLKIN; deassertion does not need to meet the setup to CLKIN.
4
(O/D) = open drain, (A/D) = active drive.
Multiprocessor Bus Request and Host Bus Request
Use these specifications for passing of bus mastership between
multiprocessing ADSP-2106xs (
BR
x) or a host processor
(
HBR
,
HBG
).
相關PDF資料
PDF描述
ADSP-21060LAB-160 ADSP-2106x SHARC DSP Microcomputer Family
ADSP-21060KS-133 ADSP-2106x SHARC DSP Microcomputer Family
ADSP-21060KS-160 ADSP-2106x SHARC DSP Microcomputer Family
ADSP-21060LKB-160 RES, 2.2 K SM CHIP 5% 50V 1/16 WATT, 0603
ADSP-21060LKS-133 ADSP-2106x SHARC DSP Microcomputer Family
相關代理商/技術參數
參數描述
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