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參數(shù)資料
| 型號(hào)： | ADSP-21061KS-133 |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | ADSP-2106x SHARC DSP Microcomputer Family |
| 中文描述： | 48-BIT, 33 MHz, OTHER DSP, PQFP240 |
| 封裝： | MQFP-240 |
| 文件頁(yè)數(shù)： | 34/47頁(yè) |
| 文件大小： | 367K |
| 代理商： | ADSP-21061KS-133 |
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–34–
ADSP-21061/ADSP-21061L
REV. B
Serial Ports
ADSP-21061 (5 V)
Min
ADSP-21061L (3.3 V)
Min
Parameter
Max
Max
Unit
External Clock
Timing Requirements:
t
SFSE
t
HFSE
t
SDRE
t
HDRE
t
SCLKW
t
SCLK
Internal Clock
Timing Requirements:
t
SFSI
t
HFSI
t
SDRI
t
HDRI
External or Internal Clock
Switching Characteristics:
t
DFSE
RFS Delay after RCLK (Internally Generated RFS)
3
t
HOFSE
RFS Hold after RCLK (Internally Generated RFS)
3
TFS/RFS Setup before TCLK/RCLK
1
TFS/RFS Hold after TCLK/RCLK
1, 2
Receive Data Setup before RCLK
1
Receive Data Hold after RCLK
1
TCLK/RCLK Width
TCLK/RCLK Period
3.5
4
1.5
4
9
t
CK
3.5
4
1.5
4
9
t
CK
ns
ns
ns
ns
ns
ns
TFS Setup before TCLK
1
; RFS Setup before RCLK
1
TFS/RFS Hold after TCLK/RCLK
1, 2
Receive Data Setup before RCLK
1
Receive Data Hold after RCLK
1
8
1
3
3
8
1
3
3
ns
ns
ns
ns
13
13
ns
ns
3
3
External Clock
Switching Characteristics:
t
DFSE
t
HOFSE
t
DDTE
t
HODTE
Internal Clock
Switching Characteristics:
t
DFSI
TFS Delay after TCLK (Internally Generated TFS)
3
t
HOFSI
TFS Hold after TCLK (Internally Generated TFS)
3
t
DDTI
Transmit Data Delay after TCLK
3
t
HDTI
Transmit Data Hold after TCLK
3
t
SCLKIW
TCLK/RCLK Width
Enable and Three-State
Switching Characteristics:
t
DDTEN
Data Enable from External TCLK
3
t
DDTTE
Data Disable from External TCLK
3
t
DDTIN
Data Enable from Internal TCLK
3
t
DDTTI
Data Disable from Internal TCLK
3
t
DCLK
TCLK/RCLK Delay from CLKIN
t
DPTR
SPORT Disable after CLKIN
External Late Frame Sync
Switching Characteristics:
t
DDTLFSE
Data Delay from Late External TFS or
External RFS with MCE = 1, MFD = 0
4
t
DDTENFS
Data Enable from late FS or MCE = 1, MFD = 0
4
TFS Delay after TCLK (Internally Generated TFS)
3
TFS Hold after TCLK (Internally Generated TFS)
3
Transmit Data Delay after TCLK
3
Transmit Data Hold after TCLK
3
13
13
ns
ns
ns
ns
3
3
16
16
5
5
4.5
4.5
ns
ns
ns
ns
ns
–1.5
–1.5
7.5
7.5
0
(t
SCLK
/2) – 2.5
0
(t
SCLK
/2) – 2.5
(t
SCLK
/2) + 2.5
(t
SCLK
/2) + 2.5
4.5
3.5
ns
ns
ns
ns
ns
ns
10.5
10.5
0
–0.5
3
22 + 3DT/8
17
3
22 + 3DT/8
17
12
12
ns
3.5
3.5
ns
To determine whether communication is possible between two devices at clock speed
n,
the following specifications must be confirmed: 1) frame sync delay and frame
sync setup and hold, 2) data delay and data setup and hold, and 3) SCLK width.
NOTES
1
Referenced to sample edge.
2
RFS hold after RCK when MCE = 1, MFD = 0 is 0 ns minimum from drive edge. TFS hold after TCK for late external. TFS is 0 ns minimum from drive edge.
3
Referenced to drive edge.
4
MCE = 1, TFS enable and TFS valid follow t
DDTLFSE
and t
DDTENFS
.
相關(guān)PDF資料 |
PDF描述 |
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