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參數資料
| 型號： | ADSP-2173BST-80 |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 數字信號處理 |
| 英文描述： | DSP Microcomputer |
| 中文描述： | 24-BIT, 10 MHz, OTHER DSP, PQFP128 |
| 封裝： | PLASTIC, TQFP-128 |
| 文件頁數： | 33/52頁 |
| 文件大小： | 664K |
| 代理商： | ADSP-2173BST-80 |
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ADSP-2171/ADSP-2172/ADSP-2173
REV. A
–33–
ADSP-2173
Parameter
Min
Max
Unit
Clock Signals
t
CK
is defined as 0.5 t
CK I.
T he ADSP-2173 uses an input clock with
a frequency equal to half the instruction rate; a 10.0 MHz input
clock (which is equivalent to 100 ns) yields a 50 ns processor cycle
(equivalent to 20 MHz). t
CK
values within the range of 0.5 t
CK I
period should be substituted for all relevant timing parameters
to obtain specification value.
Example: t
CK H
= 0.5t
CK
– 10 ns = 0.5 (50 ns) – 10 ns = 15 ns.
T iming Requirement:
t
CK I
t
CK IL
t
CK IH
CLK IN Period
CLK IN Width Low
CLK IN Width High
100
20
20
160
ns
ns
ns
Switching Characteristic:
t
CK L
t
CK H
t
CK OH
CLK OUT Width Low
CLK OUT Width High
CLK IN High to CLK OUT High
0.5t
CK
– 10
0.5t
CK
– 10
0
ns
ns
ns
25
Control Signals
T iming Requirement:
t
RSP
RESET Width Low
5t
CK1
ns
NOT E
1
Applies after power-up sequence is complete. Internal phase lock loop requires no more than 2000 CLK IN cycles assuming stable CLK IN (not including crystal
oscillator start-up time).
CLKIN
CLKOUT
t
CKIL
t
CKOH
t
CKH
t
CKL
t
CKI
t
CKIH
Figure 24. Clock Signals
相關PDF資料 |
PDF描述 |
|---|---|
| ADSP-2171KS-104 | CAP 4.7PF 50V +/-0.5PF NPO(C0G) SMD-0603 TR-7-PA |
| ADSP-2171KS-133 | DSP Microcomputer |
| ADSP-2171KST-104 | DSP Microcomputer |
| ADSP-2171KST-133 | DSP Microcomputer |
| ADSP-2171BST-104 | DSP Microcomputer |
相關代理商/技術參數 |
參數描述 |
|---|---|
| ADSP-2176-760040 | 制造商:Analog Devices 功能描述: |
| ADSP-2176-760061 | 制造商:Analog Devices 功能描述: |
| ADSP-2176-760243 | 制造商:Analog Devices 功能描述: |
| ADSP-2178-780244 | 制造商:AD 制造商全稱:Analog Devices 功能描述:GSM Baseband Processing Chipset |
| ADSP2181 | 制造商:AD 制造商全稱:Analog Devices 功能描述:DSP Microcomputer |
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