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參數資料
| 型號： | ADSP-21990 |
| 廠商： | Analog Devices, Inc. |
| 元件分類： | 數字信號處理 |
| 英文描述： | 16-bit fixed point DSP with Flash |
| 中文描述： | 具有閃存的 16 位定點 DSP |
| 文件頁數： | 26/44頁 |
| 文件大?。?/td> | 574K |
| 代理商： | ADSP-21990 |
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ADSP-21990
–26–
REV. 0
External Port Read Cycle Timing
Table 9
and
Figure 10
describe external port read operations.
For additional information on the ACK signal, see the discussion
on Page 25
.
Table 9. External Port Read Cycle Timing
Parameter
1, 2
Timing Requirements
t
AKW
t
RDA
t
ADA
t
SDA
t
SD
t
HRD
t
DRSAK
Min
Max
Unit
ACK Strobe Pulsewidth
RD
Asserted to Data Access Setup
Address Valid to Data Access Setup
Chip Select Asserted to Data Access Setup
Data Valid to
RD
Deasserted Setup
RD
Deasserted to Data Invalid Hold
ACK Delay from
XMS
Low
t
HCLK
ns
ns
ns
ns
ns
ns
ns
t
EMICLK
–5+W
3
t
EMICLK
+W
3
t
EMICLK
+W
3
5
0
0.5t
EMICLK
–1
Switching Characteristics
t
CSRS
t
ARS
t
RSCS
t
RW
t
RSA
t
RWR
Chip Select Asserted to
RD
Asserted Delay
Address Valid to
RD
Setup and Delay
RD
Deasserted to Chip Select Deasserted Setup
RD
Strobe Pulsewidth
RD
Deasserted to Address Invalid Setup
RD
Deasserted to
WR
,
RD
Asserted
0.5t
EMICLK
–3
0.5t
EMICLK
–3
0.5t
EMICLK
–2
t
EMICLK
–2+W
3
0.5t
HCLK
–2
t
HCLK
ns
ns
ns
ns
ns
1
t
EMICLK
is the External Memory Interface clock period. t
HCLK
is the peripheral clock period.
2
These are timing parameters that are based on worst-case operating conditions.
3
W = (number of wait states specified in wait register) t
EMICLK
.
Figure 10. External Port Read Cycle Timing
t
ARS
D15–0
t
RW
t
AKW
t
CDA
t
RDA
t
ADA
t
SDA
t
SD
t
HRD
ACK
RD
A21–0
t
CSRS
t
RSA
t
RSCS
t
RWR
MS3–0
IOMS
BMS
WR
t
DRSAK
相關PDF資料 |
PDF描述 |
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