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參數資料
| 型號： | ADV7302A |
| 廠商： | Analog Devices, Inc. |
| 英文描述： | 32X2 SHROUDED VERT. HDR |
| 中文描述： | 多格式統計，逐行掃描/ HDTV視頻編碼器與六11位DAC |
| 文件頁數： | 18/68頁 |
| 文件大小： | 1177K |
| 代理商： | ADV7302A |
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REV. A
–18–
ADV7302A/ADV7303A
Table IV. HD Mode Register
Subaddress
Register
Bit Description
Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 Register Setting
Reset
10h
HD Mode Register 1
0
0
EIA770.2 Output
00h
0
1
EIA770.1 Output
1
0
Output Levels for Full
Input Range
Reserved
1
1
0
0
HSYNC
,
VSYNC
,
BLANK
EAV/SAV Codes
1
0
1
1
0
Async Timing Mode
1
1
Reserved
0
525 p
1
625 p
0
1080 i
1
720 p
0
BLANK Active High
1
BLANK Active Low
0
Macrovision Off
1
Macrovision On
11h
HD Mode Register 2
0
Pixel Data Valid Off
00h
1
Pixel Data Valid On
0
Reserved
0
HD Test Pattern Off
1
HD Test Pattern Off
0
Hatch
1
Field/Frame
0
Disabled
1
Enabled
0
0
Disabled
0
1
–11 IRE
1
0
–6 IRE
1
1
–1.5 IRE
0
Disabled
1
Enabled
HD Undershoot Limiter
HD Sharpness Filter
HD Test Pattern Enable
HD Pixel Data Valid
HD BLANK Polarity
HD Macrovision for
525 p/625 p
HD Test Pattern
Hatch/Field
HD VBI Open
HD Input Control Signals
HD Output Standard
HD 625 p
HD 720 p
12h
HD Mode Register 3
0
0
0
0 Clock Cycle
0
0
1
1 Clock Cycle
0
1
0
2 Clock Cycle
0
1
1
3 Clock Cycle
1
0
0
4 Clock Cycle
0
0
0
0 Clock Cycle
0
0
1
1 Clock Cycle
0
1
0
2 Clock Cycle
0
1
1
3 Clock Cycle
1
0
0
4 Clock Cycle
0
Disabled
1
Enabled
0
Disabled
1
Enabled
HD Y Delay wrt Falling
Edge of HSYNC
HD CGMS
HD CGMS CRC
HD Color Delay wrt
Falling Edge of HSYNC
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PDF描述 |
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