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參數(shù)資料
| 型號： | ADV7344 |
| 廠商： | Analog Devices, Inc. |
| 英文描述： | Multiformat Video Encoder Six 14-Bit Noise Shaped Video DACs |
| 中文描述： | 多格式視頻編碼器6 14位噪聲整形視頻DAC |
| 文件頁數(shù)： | 14/88頁 |
| 文件大小： | 1078K |
| 代理商： | ADV7344 |
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ADV7344
Rev. 0 | Page 14 of 88
Y0
Y1
Y2
Y3
b
a
Cr2
Cb2
Cr0
Cb0
c
Y OUTPUT
Y9 TO Y2/Y9 TO Y0
C9 TO C2/C9 TO C0
P_HSYNC
P_VSYNC
P_BLANK
a AND b AS PER RELEVANT STANDARD.
c = PIPELINE DELAY. PLEASE REFER TO RELEVANT PIPELINE DELAY. THIS CAN BE FOUND IN THE DIGITAL TIMING
SPECIFICATION SECTION OF THE DATA SHEET.
A FALLING EDGE OF HSYNC INTO THE ENCODER GENERATES A SYNC FALLING EDGE ON THE OUTPUT AFTER A TIME
EQUAL TO THE PIPELINE DELAY.
Figure 14. ED-SDR, 16-/20-Bit, 4:2:2 YCrCb (HSYNC/VSYNC) Input Timing Diagram
0
Y9 TO Y2/Y9 TO Y0
Cb0
Y0
Cr0
Y1
b
a
a = 32 CLOCK CYCLES FOR 525p
a = 24 CLOCK CYCLES FOR 625p
AS RECOMMENDED BY STANDARD
b(MIN) = 244 CLOCK CYCLES FOR 525p
b(MIN) = 264 CLOCK CYCLES FOR 625p
P_HSYNC
P_VSYNC
P_BLANK
c
Y OUTPUT
c = PIPELINE DELAY. PLEASE REFER TO RELEVANT PIPELINE DELAY. THIS CAN BE FOUND IN THE DIGITAL TIMING
SPECIFICATION SECTION OF THE DATA SHEET.
A FALLING EDGE OF HSYNC INTO THE ENCODER GENERATES A SYNC FALLING EDGE ON THE OUTPUT AFTER A TIME
EQUAL TO THE PIPELINE DELAY.
Figure 15. ED-DDR, 8-/10-Bit, 4:2:2 YCrCb (HSYNC/VSYNC) Input Timing Diagram
0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ADV7344BSTZ | Multiformat Video Encoder Six 14-Bit Noise Shaped Video DACs |
| ADV7390 | Low Power, Chip Scale 10-Bit SD/HD Video Encoder |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| ADV7344BSTZ | 制造商:Analog Devices 功能描述: |
| ADV73505501 | 制造商:LG Corporation 功能描述:Frame Assembly |
| ADV73506801 | 制造商:LG Corporation 功能描述:Frame Assembly |
| ADV73625610 | 制造商:LG Corporation 功能描述:Frame Assembly |
| ADV73625613 | 制造商:LG Corporation 功能描述:Frame Assembly |
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