- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄379698 > ATT3042-70H68I (Electronic Theatre Controls, Inc.) Field-Programmable Gate Arrays PDF資料下載
參數(shù)資料
| 型號： | ATT3042-70H68I |
| 廠商： | Electronic Theatre Controls, Inc. |
| 元件分類： | FPGA |
| 英文描述： | Field-Programmable Gate Arrays |
| 中文描述： | 現(xiàn)場可編程門陣列 |
| 文件頁數(shù)： | 62/80頁 |
| 文件大小： | 528K |
| 代理商： | ATT3042-70H68I |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁當(dāng)前第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁
Data Sheet
February 1997
ATT3000 Series Field-Programmable Gate Arrays
62
Lucent Technologies Inc.
Electrical Characteristics
(continued)
* At powerup, V
CC
must rise from 2 V to V
CC
minimum in less than 25 ms. If this is not possible, configuration can be delayed by holding
RESET
low until V
CC
has reached 4 V. A very long V
CC
rise time of >100 ms or a nonmonotonically rising V
CC
may require a >1 μs high level
on
RESET
, followed by a >6 μs low level on
RESET
and DONE/
PROG
after V
CC
has reached 4 V.
Figure 35. General FPGA Switching Characteristics
Testing of the switching characteristics is modeled after testing specified by MIL-M-38510/605. Devices are 100%
functionally tested. Actual worst-case timing is provided by the timing calculator or simulation.
*
RESET
timing relative to valid mode lines (M0, M1, M2) is relevant when
RESET
is used to delay configuration.
PWRDWN
transitions must occur while V
CC
> 4 V.
Table 25. General FPGA Switching Characteristics
Signal
Description
Symbol
Min
Max
Unit
RESET
*
M0, M1, and M2 Setup Time
M0, M1, and M2 Hold Time
RESET
Width (LOW) Required for Abort
T
MR
(2)
T
RM
(3)
T
MRW
(4)
1
4.5
6
—
—
—
μs
μs
μs
DONE/
PROG
Width Low Required for Reconfiguration
INIT
Response After DONE/
PROG
is Pulled Low
T
PGW
(5)
T
PGI
(6)
6
—
—
7
μs
μs
V
CC
Powerdown V
CC (
commercial/industrial)
V
CCPD
2.3
—
V
RESET
M0/M1/M2
DONE/PROG
INIT
(OUTPUT)
T
MRW
PWRDWN
VALID
V
CC
(VALID)
T
MR
T
RM
T
PGW
T
PGI
USER STATE
CONFIGURE
CLEAR STATE
See *
V
CCPD
2
5
3
6
4
5-3124(F)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ATT3042-70H84I | Field-Programmable Gate Arrays |
| ATT3042-70J132I | Field-Programmable Gate Arrays |
| ATT3042-70J44I | Field-Programmable Gate Arrays |
| ATT3042-70J68I | Field-Programmable Gate Arrays |
| ATT3042-70J84I | Field-Programmable Gate Arrays |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| ATT3042-70H84I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field-Programmable Gate Arrays |
| ATT3042-70J100 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| ATT3042-70J100I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| ATT3042-70J132I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field-Programmable Gate Arrays |
| ATT3042-70J44I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field-Programmable Gate Arrays |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。