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參數(shù)資料
| 型號： | EPF10K50RC240-3 |
| 廠商： | Altera |
| 文件頁數(shù)： | 23/128頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FLEX 10K FPGA 50K 240-RQFP |
| 產(chǎn)品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 產(chǎn)品變化通告： | Package Change 30/Jun/2010 |
| 標準包裝： | 24 |
| 系列： | FLEX-10K® |
| LAB/CLB數(shù)： | 360 |
| 邏輯元件/單元數(shù)： | 2880 |
| RAM 位總計： | 20480 |
| 輸入/輸出數(shù)： | 189 |
| 門數(shù)： | 116000 |
| 電源電壓： | 4.75 V ~ 5.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 240-BFQFP 裸露焊盤 |
| 供應商設備封裝： | 240-RQFP（32x32） |
| 其它名稱： | 544-2238 |
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Altera Corporation
119
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
Notes to tables:
(1)
(2)
Using an LE to register the signal may provide a lower setup time.
(3)
This parameter is specified by characterization.
ClockLock &
ClockBoost
Timing
Parameters
For the ClockLock and ClockBoost circuitry to function properly, the
incoming clock must meet certain requirements. If these specifications are
not met, the circuitry may not lock onto the incoming clock, which
generates an erroneous clock within the device. The clock generated by
the ClockLock and ClockBoost circuitry must also meet certain
specifications. If the incoming clock meets these requirements during
configuration, the ClockLock and ClockBoost circuitry will lock onto the
clock during configuration. The circuit will be ready for use immediately
after configuration. Figure 31 illustrates the incoming and generated clock
specifications.
Figure 31. Specifications for the Incoming & Generated Clocks
The tI parameter refers to the nominal input clock period; the tO parameter refers to the
nominal output clock period.
Table 113 summarizes the ClockLock and ClockBoost parameters.
tR
tF
tCLK1
tINDUTY
tI ± fCLKDEV
tI
tI ± tINCLKSTB
tOUTDUTY
tO
tO + tJITTER
tO – tJITTER
Input
Clock
ClockLock-
Generated
Clock
Table 113. ClockLock & ClockBoost Parameters
(Part 1 of 2)
Symbol
Parameter
Min
Typ
Max
Unit
tR
Input rise time
2ns
tF
Input fall time
2ns
tINDUTY
Input duty cycle
45
55
%
fCLK1
Input clock frequency (ClockBoost clock multiplication factor equals 1)
30
80
MHz
tCLK1
Input clock period (ClockBoost clock multiplication factor equals 1)
12.5
33.3
ns
fCLK2
Input clock frequency (ClockBoost clock multiplication factor equals 2)
16
50
MHz
tCLK2
Input clock period (ClockBoost clock multiplication factor equals 2)
20
62.5
ns
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參數(shù)描述 |
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| EPF10K50RC240-4N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Flex 10K 360 LABs 189 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EPF10K50RI240-4 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Flex 10K 360 LABs 189 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EPF10K50RI240-4N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Flex 10K 360 LABs 189 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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