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參數(shù)資料
型號: FAN9611MX
廠商: Fairchild Semiconductor
文件頁數(shù): 4/35頁
文件大小: 1556K
描述: IC PFC CTLR DUAL BCM 16-SOIC
標(biāo)準(zhǔn)包裝: 1
系列: Sync-Lock™
模式: 臨界傳導(dǎo)(BCM)
頻率 - 開關(guān): 16.5kHz ~ 525kHz
電流 - 啟動(dòng): 80µA
電源電壓: 9 V ~ 18 V
工作溫度: -40°C ~ 125°C
安裝類型: 表面貼裝
封裝/外殼: 16-SOIC(0.154",3.90mm 寬)
供應(yīng)商設(shè)備封裝: 16-SOIC
包裝: 標(biāo)準(zhǔn)包裝
其它名稱: FAN9611MXFSDKR
 
?2008 Fairchild Semiconductor Corporation
 
www.fairchildsemi.com
FAN9611 " Rev. 1.1.7
4
Pin Configuration
 
Figure 5.   Pin Layout (Top-View)
 
Pin Definitions
Pin #
Name
Description
1
ZCD1
Zero Current Detector for Phase 1 of the interleaved boost power stage.
2
ZCD2
Zero Current Detector for Phase 2 of the interleaved boost power stage.
3
5VB
5V Bias. Bypass pin for the internal supply, which powers all control circuitry on the IC.
4
MOT
Maximum On-Time adjust for the individual power stages.
5
AGND
Analog Ground. Reference potential for all setup signals. 
6
SS
Soft-Start Capacitor. Connected to the non-inverting input of the error amplifier. 
7
COMP
Compensation Network connection to the output of the g
M
 error amplifier
8
FB
Feedback pin to sense the converters output voltage; inverting input of the error amplifier. 
9
OVP
Output Voltage monitor for the independent, second-level, latched OVP protection. 
10
VIN
Input Voltage monitor for brownout protection and input-voltage feedforward. 
11
PGND
Power Ground connection. 
12
DRV2
Gate Drive Output for Phase 2 of the interleaved boost power stage.
13
DRV1
Gate Drive Output for Phase 1 of the interleaved boost power stage.
14
VDD
External Bias Supply for the IC.
15
CS2
Current Sense Input for Phase 2 of the interleaved boost power stage. 
16
CS1
Current Sense Input for Phase 1 of the interleaved boost power stage. 
相關(guān)PDF資料
PDF描述
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